向兴
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Verilog实现模三检测器，设计输入序列能否被三整除，RTL设计+testbenc验证

Verilog实现模三检测器，设计输入序列能否被三整除，RTL设计+testbenc验证

    • 1，模三检测器的工作原理
    • 2，RTL代码设计
    • 3，RTL的门级网表。
    • 4，testbench测试代码
    • 5，原理图
    • 6，前仿真

参考文献：
模三检测器1
模三检测器2

1，模三检测器的工作原理

目的：设计模三检测电路，判断输入序列能否被三整除，能，输出是1；不能，不能输出是0。

原理： Mealy型状态机，不只是跟输入有关，还跟电路的原态有关。
一个输入被三除，则有三个余数：0、1、2；假如三个余数对应三种状态，加上idle的默认状态，则

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