月落乌啼霜满天@3760

使用JTAG更新BRAM的方法

更新

2021-12-23_v1

AXI单次传输的最大数据是256，超过就会报错。所以大的数据需要分割成多次进行传输。
更新一下python 脚本数据大于256的时候会自动划分。建议使用。

同时上传一个可以自动生成block design的tcl 脚本。使用的软件是vivado 2019.2, 芯片型号xilinx.com:vcu118:part0:2.0。
如果和我不一样请自己在tcl脚本里面修改。

引言

做SOC原型验证的时候，里面块ROM。存储上电后需要加载的信息。如果能够使用JTAG可以通过电脑动态的更新BRAM，就可以避免重复生成位流。我在xilinx 的IP里发现了一种实现方式。也是第一次使用记录一下。

文章目录

更新
- 2021-12-23_v1
引言
block design
设计的其他模块
JTAG_AXI IP 的使用命令
- 命令相关
- 命令的感想
- - 最初的python脚本
  - 2021-12-23_v1更新的python脚本
  - 2021-12-23_v1添加的TCL脚本

block design

因为设计AXI总线，所以用block design 例化IP ，可以省去连线的麻烦。
JTAG TO AXI MASTER 模块直接默认。 AXI BRAM CONTROLLER 模块可以根据需要选择BRAM_PORT数量。AXI BRAM CONTROLLER 模块的地址大小无法直接修改，需要在Address Editor中设置Range的大小，然后返回block design 界面validate design 即可应用修改。BRAM_PORTA需要双击设置端口模式，模式和AXI BRAM Controller里面的设置保持一致。

然后generate block esign , 可以给block design 在生成一个HDL wrapper, 便于调用。

设计的其他模块

附上顶层代码，top.v

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2021/12/02 19:53:44
// Design Name: 
// Module Name: top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//


module top(
    input sys_clk_p,
    input sys_clk_n,
    input rst,
    output wire [7:0] led
    ); 
  clk_wiz_0 sys_pll
   (
    // Clock out ports
    .clk_out_25(clk_out_25),     // output clk_out_25
    .clk_out_100(clk_out_100),     // output clk_out_100
    // Status and control signals
    .reset(rst), // input reset
    .locked(locked),       // output locked
   // Clock in ports
    .clk_in1_p(sys_clk_p),    // input clk_in1_p
    .clk_in1_n(sys_clk_n));    // input clk_in1_n
    
  wire [15:0]BRAM_PORTA_addr;
  wire BRAM_PORTA_clk;
  wire [31:0]BRAM_PORTA_din;
  wire [31:0]BRAM_PORTA_dout;
  wire BRAM_PORTA_en;
  wire BRAM_PORTA_rst;
  wire [3:0]BRAM_PORTA_we;
  wire aclk;
  wire aresetn;
  assign aclk = clk_out_25;
  assign aresetn = locked;

  design_1 design_1_i
       (.BRAM_PORTA_addr(BRAM_PORTA_addr),
        .BRAM_PORTA_clk(BRAM_PORTA_clk),
        .BRAM_PORTA_din(BRAM_PORTA_din),
        .BRAM_PORTA_dout(BRAM_PORTA_dout),
        .BRAM_PORTA_en(BRAM_PORTA_en),
        .BRAM_PORTA_rst(BRAM_PORTA_rst),
        .BRAM_PORTA_we(BRAM_PORTA_we),
        .aclk(aclk),
        .aresetn(aresetn));
    wire clkb;
    wire enb;
    wire web;
    wire [13:0] addrb;
    wire [31:0] dinb;
    wire [31:0] doutb;    
blk_mem_gen_0 jtag_bram (
  .clka(BRAM_PORTA_clk),    // input wire clka
  .ena(BRAM_PORTA_en),      // input wire ena
  .wea(BRAM_PORTA_we),      // input wire [0 : 0] wea
  .addra(BRAM_PORTA_addr),  // input wire [13 : 0] addra
  .dina(BRAM_PORTA_din),    // input wire [31 : 0] dina
  .douta(BRAM_PORTA_dout),  // output wire [31 : 0] douta
  .clkb(clkb),    // input wire clkb
  .enb(enb),      // input wire enb
  .web(web),      // input wire [0 : 0] web
  .addrb(addrb),  // input wire [13 : 0] addrb
  .dinb(dinb),    // input wire [31 : 0] dinb
  .doutb(doutb)  // output wire [31 : 0] doutb
);

vio_0 usr_vio (
  .clk(clk_out_25),                // input wire clk
  .probe_in0(doutb),    // input wire [31 : 0] probe_in0
  .probe_out0(clkb),  // output wire [0 : 0] probe_out0
  .probe_out1(enb),  // output wire [0 : 0] probe_out1
  .probe_out2(web),  // output wire [0 : 0] probe_out2
  .probe_out3(addrb),  // output wire [13 : 0] probe_out3
  .probe_out4(dinb)  // output wire [31 : 0] probe_out4
);
  assign led = doutb[7:0]; 
endmodule

JTAG_AXI IP 的使用命令

命令相关

这段主要参考pg174 第19页

//创建传输
create_hw_axi_txn wr_txn [get_hw_axis hw_axi_1] -address 00000000 -data {11111111_22222222_33333333_44444444_55555555_66666666_77777777_88888888} -len 8 -size 32 -type write
//运行命令
run_hw_axi wr_txn

他的这个数据是反向的，例如上面的命令，实际传输的时候会先传后面的88888888，再传77777777.一定要注意。
还有数据中的下划线不是必要的可以省略。

命令的感想

大批量数据处理的时候还是使用python脚本处理比较方便。
附上我用的脚本和tcl控制台内操作的截图；

最初的python脚本

# 这是一个示例 Python 脚本。

# 按 Shift+F10 执行或将其替换为您的代码。
# 按 双击 Shift 在所有地方搜索类、文件、工具窗口、操作和设置。
import re
import logging


def main(rom_file='wdog_address.elf.rom.rmh', target_file='jtag_bram.tcl'):
    with open(rom_file, 'r') as f1:
        f1_lines = f1.readlines()
        data_len = len(f1_lines)
        f1_lines.reverse()
        f1_lines = re.sub(r'\n', '_', ''.join(f1_lines))
        f1_lines = f1_lines[:-1]
        tcl_create_txn = 'create_hw_axi_txn wr_txn [get_hw_axis hw_axi_1] -force -address 00000000 -data {{{0}}} -len {1} -size 8 -type write\n'.format(
            f1_lines, data_len)
        logging.info('rom_tcl 已经创建好')
        # next create 0 run
        data_len = 128
        data = ''
        for i in range(data_len):
            data = data + '00000000'
            if i != data_len - 1:
                data = data + '_'
        tcl_create_0_txn = 'create_hw_axi_txn wr_0_txn [get_hw_axis hw_axi_1] -force -address 00000000 -data {{{0}}} -len {1} -size 8 -type write\n'.format(
            data, data_len)
        logging.info('0_tcl 已经创建好')

        # 创建提示tcl
        help_str = 'puts {"You can use "run_hw_axi wr_txn" to program JTAG BRAM"}'
        with open(target_file, 'w') as f2:
            f2.write(tcl_create_txn)
            f2.write(tcl_create_0_txn)
            f2.write(help_str)
        logging.info('tcl 文件已经写入成功！')


if __name__ == '__main__':
    LOG_FORMAT = "%(asctime)s - %(levelname)s : [%(lineno)d] %(message)s"
    DATE_FORMAT = "%m/%d/%Y %H:%M:%S %p"

    logging.basicConfig(level=logging.INFO, format=LOG_FORMAT, datefmt=DATE_FORMAT)
    main()

2021-12-23_v1更新的python脚本