hdlbits系列verilog解答(4输入门操作）-15

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一、问题描述

构建具有四个输入的组合电路， in[3:0] 。它有三种输出：

• out_and:4输入与门的输出
• out_or:4输入或门的输出
• out_xor:4输入异或门的输出

二、verilog源码

module top_module(
input [3:0] in,
output out_and,
output out_or,
output out_xor
);

assign out_and = in[0] & in[1] & in[2] & in[3];
assign out_or = in[0] | in[1] | in[2] | in[3];
assign out_xor = in[0] ^ in[1] ^ in[2] ^ in[3];

endmodule

三、仿真结果

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