65纳米CPU制造技术[科普知识]

更高的芯片集成度
    最直接的好处就是可以让芯片的集成度大大增加。我们知道，为了获得更高的性能，芯片内容纳的晶体管数会变得越来越多。对CPU而言，便是运算核心的增强和缓存单元的增大。第一代Willamette核心的Pentium 4只有4200万个晶体管，转变到Northwood核心之后提高到5500万个，而到了现在的Prescott核心，晶体管总数达到1亿2500万个。至于下一代的Yonah双核心处理器，晶体管规模将突破3亿个。为了尽可能提高性能，各厂商都热衷于增大缓存容量，而CPU的高速缓存要求运行在数GHz的高频率上，只能使用SRAM类型的存储逻辑。SRAM的每一个比特位需要占用6个晶体管，存储密度很低，1MB容量的二级缓存就需要占用5000万个晶体管，这是一个相当惊人的数字。目前在CPU的逻辑分布中，二级缓存占据的硅芯片面积甚至大于运算核心。而按照现有发展趋势，每隔两年CPU的二级缓存容量都会增大一倍。从Willamette（256KB）到Northwood（512KB）、到Prescott（1MB），移动领域的Banias（1MB）和Dothan（2MB）无不如此，而明年中期出现的Yonah双核心处理器甚至将装备高达4MB的二级缓存，晶体管规模急剧提升。换一种说法，就是CPU芯片的集成度越来越高，基本上与摩尔定律的内容相符合。
    如果业界不引入新的技术，制造出更高集成度的CPU芯片将成为一项不可能完成的任务。因为芯片的晶体管数量越多，CPU芯片的尺寸变得越来越大，无论对制造成本、散热还是提高运行速度都相当不利，提升制造工艺成为业界共同的选择。反过来，采用先进的制造技术往往能让芯片拥有更出色的表现，从而在激烈的竞争中获得领先优势。在过去几十年间，英特尔始终牢牢把握着这一项优势，几乎每年它们都投入巨资建设或升级自己的十几家芯片制造工厂，无论是在0.25微米、0.18微米、0.13微米还是90纳米工艺，它们都比对手领先一步。同样，65纳米工艺也是英特尔领衔，我们将于2005年中期看到该工艺被用于新一代双核心处理器的生产。而相较之下，AMD的速度比它晚了一年左右的时间。
更低的成本
    提升制造工艺意味着巨额的资金投入，改造一条芯片生产线往往需要花费数十亿美金，如果没有庞大的财力，将无法完成这样的任务，事实上这也是其他厂商速度滞后的主要原因。但另一方面，制造工艺的升级可以带来芯片制造成本的降低。对于同样晶体管规模的半导体芯片，新工艺意味着更小的核心面积（芯片的制造成本与核心面积的平方成正比），那么，同样尺寸的硅晶圆上就可以生产出数量更多的芯片，创造出更多的产值，平均计算一下不难发现每个芯片的直接制造成本实际上是下降了。每一种芯片的产量数以千万计，节约下来的成本完全抵冲了工艺提升所需的巨额投入，正是受到实际利益的驱使，各个半导体厂商才会不遗余力对制造工艺进行一再升级。
    我们不妨来看看实际的例子。Northwood核心、512KB二级缓存的Pentium 4 C拥有5500万个晶体管，它的核心面积为131/146平方毫米。而Prescott核心、1MB缓存的新版Pentium 4拥有高达1亿2500万个晶体管，但它的核心尺寸降低到112平方毫米。在良品率相当的前提下，Prescott的制造成本低于前者，这也是Prescott一上市就以低价面貌出现的原因之一，当然也不排除竞争的原因。同样，AMD、IBM、三星等厂商也在每次新工艺引入中直接受益。即便不为了提高芯片的性能，单单降低成本、提升产品竞争力这一项就足以让各半导体厂商作出提升工艺的决定。
更低的功耗与更高的工作频率
    对半导体芯片来说，新工艺往往可以带来运算性能和电气性能双方面的改进。一个非常简单的事实就是，同样的半导体芯片，若用先进工艺制造往往可以带来功耗的明显降低，而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级，这在过去的实践中也得到极好的例证。AMD的Athlon XP就是因为工艺的一再升级，工作频率得到不断的提升，使其市场生命力长达5年之久，创下单个CPU架构的新纪录。另一方面，低功耗可以让PC更节能，对散热设计不会带来什么压力，安静、低噪音运行可以得到充分保障。反之，若半导体芯片功耗太高，不可避免将出现运行过程中高热、高噪音的状况，用户对此向来是深恶痛绝。
    不过，在从0.13微米到90纳米的工艺升级中我们并没能看到这一点。大家可以看到，90纳米工艺的Prescott比之前的Pentium 4在功耗上高出一大截，这主要是由于CPU设计方案发生改变所致。另一方面，90纳米工艺所产生的晶体管漏电问题一直没有得到应有的解决，芯片功耗降低的效应体现得并不明显。同样，AMD也碰到了类似的情况，90纳米工艺制造的Athlon 64新品在功耗方面与同频率、0.13微米工艺的产品相当，晶体管漏电问题同样是罪魁祸首，关于这个问题我们会在下文中进行深入的探讨。

65纳米的几项关键技术
   从90纳米工艺向65纳米的转变过程中，引入各项先进技术是必然的事情。具体来说，英特尔的65纳米工艺包含新的生产设备、新型半导体材料以及新的设计方案等三方面的研究。其中生产设备负责硅晶圆上65纳米宽度连接线路的生成，所指的主要就是光刻机。新型半导体材料，用于提升晶体管性能或克服先进工艺带来的一些负面效应（如漏电流现象增大）。至于新的设计方案，更多是为了适应芯片高集成度带来的新问题，英特尔将在65纳米工艺中引入的“睡眠晶体管”技术就是为了尽可能降低芯片的功耗。
印刷电路的制造与光刻设备
    制造半导体芯片最重要的设备就是光刻机。我们知道，半导体芯片制造过程包含硅晶圆制造、光罩设计、芯片生成和芯片封装等四大步骤，其中，硅晶圆是在专业化的上游工厂完成，而真正决定线宽尺度的关键工作是“光罩设计”—芯片电路在设计完毕之后，提交给制造工厂的是一份光罩输出电路磁带，芯片制造厂利用专门的电子束曝光系统将磁带上存储的电路图形以金属铬膜的形态制作在玻璃或石英上，由此完成光罩设计工作。接着，工程人员使用规定波长的紫外线（对应设备为光刻机）照射硅晶圆，而光罩被放置在硅晶圆与照射的光源之间，光罩的金属铬膜就会遮挡光线，没有金属铬膜的地方，紫外线将透过玻璃或石英到达硅片上，形成所需要的图形（这个过程也被称为“显影”，图4）。容易看出，芯片内晶体管连接导线的宽度就取决于光罩的设计和光刻机所采用紫外线的波长，由于制造光罩使用电子束技术，可以达到相当高的精度，这样芯片的线宽尺度实际上是完全依赖于光刻机所发出紫外线的具体波长。波长越短，光路的干涉和衍射现象就越不明显，晶体管就可以达到更小的线宽。
    既然光刻机是决定芯片线宽尺寸的关键，那么所有的重点就被转移到光刻机的设计上来。要命的是，光刻机是一个高度精密且价格高昂的设备，基本上无法完全依靠第三方公司提供，有实力的半导体厂商基本上都是自行研发或改造设备，同样，英特尔也是走这样的道路并获得相当的成就。针对65纳米工艺的需要，英特尔设计出被称为“交互相移掩模（Alternating Phase Shift Masks）”的新颖技术，这项技术能够让193纳米波长的光刻设备继续用于65纳米工艺的芯片制造中，而该设备目前广泛用于90纳米精度的芯片生产中。英特尔的目标是让现在的248纳米波长的光刻设备也能够得到再利用，该设备现在用于130纳米工艺的芯片制造。如果不用大规模更换设备，65纳米工艺的实施成本便能够显著降低，芯片的量产工作也得以快速实现，这对英特尔扭转当前不利形势可谓是至关重要的一环。
材料技术－－增强型应变硅（Strained Silicon）
    应变硅技术在英特尔的90纳米工艺中得到采用，大家可能会认为这项技术徒有虚名，因为采用该技术的Prescott在功耗方面令人极度失望。事实并非如此，应变硅技术的着眼点并非降低功耗，而是加速晶体管内部电流的通过速度，让晶体管获得更出色的效能。所谓应变硅，指的是一种仅有1.2纳米厚度的超薄氧化物层，利用应变硅代替原来的高纯硅制造晶体管内部的通道，可以让晶体管内的原子距离拉长，单位长度原子数目变少，当电子通过这些区域时所遇到的阻力就会减少，由此达到提高晶体管性能的目的。90纳米工艺中的应变硅实际上是使用硅锗（PMOS）和含镍的硅化物（NMOS）两种材料，二者均可使晶体管的激励电流平均提升20%左右，所付出的成本提升代价则只有2%，费效比是非常明显的。反映到实际指标上，就是处理器可以工作在更高的工作频率上，单就这个因素而言，Prescott的表现还是非常值得肯定的。
    在65纳米工艺中，英特尔决定采用更先进的第二代高性能应变硅，该技术可以让晶体管的激励电流进一步提升到30%，优于90纳米工艺中的第一代应变硅。英特尔表示，凭借这项技术，英特尔可以确保在65纳米工艺中继续领先。而鉴于应变硅技术的明显效果，IBM、AMD等半导体企业都准备开发类似的技术。
材料技术－－高K值材料
    与应变硅加速晶体管内电流速度相反，在不同晶体管之间需要更好的绝缘，以避免电流泄漏的问题。在90纳米工艺之前，这个问题并不严重，因为晶体管之间有较长的距离。但转换到90纳米工艺之后，不同晶体管的间距变得非常之短，电流泄漏现象变得异常严重。而为了抵消泄漏的电流，芯片不得不要求更大的供电量，造成的直接后果就是芯片功耗增加。我们可以看到，无论英特尔还是AMD，90纳米工艺制造的产品都没有在功耗方面表现出应有的优势，而按照惯例，每次新工艺都会让同型芯片的功耗降低30%左右。
    对于65纳米工艺来说，这个问题到了非解决不可的地步。IBM和AMD都采用SOI（绝缘层上覆硅，Silicon On Insulator）技术，SOI有效隔断了各电极向衬底流动的漏电流，使之只能够通过晶体管流动，但它对于同级晶体管之间的阻隔效果并不理想。英特尔早先认为SOI技术难度太大，所以没在此花费功夫。当然，他们也认为无法继续用二氧化硅做为晶体管的门—通道之间的绝缘层。为此，英特尔决定采用高K值的氧化物材料来制造晶体管的栅极，英特尔称之为“高K门电介质”（High K gate Dielectric）。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍，电子泄漏基本被阻断，这样就可以在绝缘层厚度降低到0.1纳米时还拥有良好的电子隔绝效果。
    不过，使用高K电介质材料来替代二氧化硅要面对许多技术问题，例如高K介质器件的门限电压可能迅速窜升到500毫伏甚至更高，芯片在运行过程中受热升温后，晶体管的门限电压也将以不可预测的幅度来回摆动，这些问题很可能影响芯片的稳定性。为此，找到具有高稳定性的高K值材料至关重要，英特尔没有透露65纳米工艺将使用哪一种高K值材料，但他们声称这些问题都已经得到良好的解决。若高K材料得到成功应用，英特尔将在65纳米工艺上遥遥领先对手，该工艺生产的CPU芯片将会具有相当出色的功耗表现，目前Prescott高功耗的麻烦将一去不复返。
材料技术－－低K电介质材料
    在90纳米工艺中，英特尔只能实现7层铜互联结构，而IBM大约在2000年时就成功研发出8层铜互联技术。进入到65纳米工艺之后，英特尔终于实现了8层铜互联结构，每一个芯片可以容纳8个不同的逻辑电路层。层数越多，芯片占据的面积就越小，成本越低，但同时也要面对更多的技术问题。例如，不同的电路层需要用导线连接起来，为了降低导线的电阻（R值），各半导体厂商都采用金属铜来代替以往的金属铝（这也是“铜互联”的得名由来）。其次，两个电路层之间会产生一定的电容效应（C值），由导线电阻R和层间寄生电容C共同产生的RC延迟决定着芯片的高速性能。电路层越多，RC延迟就越高，芯片不仅难以实现高速度而且会增加能耗。使用电阻率更低的铜代替铝作为导线，可以一定程度降低RC延迟。但在此之后，电路层之间的寄生电容C对RC延迟就起到主要的影响了。
    解决这个问题并不难。由于寄生电容C正比于电路层隔绝介质的介电常数K，若使用低K值材料（K<3）作为不同电路层的隔绝介质，问题便迎刃而解了。英特尔为65纳米工艺准备了一种K值很低的含碳氧化物（Carbon Doped Oxide，CDO），但他们也未具体说明氧化物的类型，我们也就无法作进一步的介绍。
让晶体管“睡眠”
    虽然新工艺引入一定程度上降低了芯片的功耗，但为了尽可能获得高性能，芯片的规模一再扩大、频率飞速提升，它的功耗水平也一直在缓慢地向上提升，到现在，主流处理器的功耗超过百瓦，而且还一直呈现向上提升态势。但是，对应的散热技术并没有任何革命性的进步，为功耗高达百瓦的CPU散热已经接近极限—基于这个理由，英特尔不得不放弃NetBurst架构转入双核心体系，最近英特尔取消了4GHz的Prescott处理器也是因为同样的原因。
    转变处理器设计思路是解决问题的根本办法，但制造技术的改进同样可以起到良好的缓解作用。众所周知，CPU的缓存单元从来都是发热大户，尤其是二级缓存占据晶体管总量的一半不止、对功耗的“贡献”也极为可观。为了降低大容量缓存带来的高热量，英特尔为其65纳米SRAM芯片中引入了全新的“睡眠晶体管”功能，当SRAM内的某些区域处于闲置状态时，睡眠晶体管就会自动切断该区域的电流供应，从而令芯片的总功耗大大降低。此时，睡眠晶体管可以看作是SRAM的小型控制器，虽然它们自己并不会进入睡眠状态，但却可以控制SRAM单元的晶体管进行“睡眠”。这项技术与Pentium M的低功耗缓存设计有异曲同工之妙，虽然这二者在原理上并不相同。“睡眠晶体管”是在半导体制造技术层级上实现，可用于任何架构的CPU芯片，而Pentium M的低功耗缓存则是一项电路控制技术，它只对Pentium M架构的产品有效，其他处理器若要有类似的功能就必须改变逻辑设计。不难看出，英特尔的“睡眠晶体管”技术更有通用价值，未来的Itanium、Xeon、桌面处理器和移动处理器都可以从中受益。

文字摘录自:
[1]“半导体制程的魔法” 个人电脑网站 2004年12月21日
http://www.pcpro.com.cn/topic.php?id=4333