verilog 时序电路-触发器

触发器

带异步清零和异步置1的JK触发器

module jkff_rs(
    input clk, j,k,set,rs,
    output reg q);
always @(posedge clk,negedge rs, negedge set) begin
         if(!rs)
            q<=1'b0;
         else if(!set) 
            q<=1'b1;
         else case({j,k})
            2'b00:q<=q;
            2'b01:q<=1'b0;
            2'b10:q<=1'b1;
            2'b11:q<=~q;
            default :q<=1'bx;
        endcase
   end
endmodule