verilog语法tips

近来有感于技能不足了，所以继续学习FPGA、ASIC相关基础知识，分享一点微不足道的经验，也希望各位大佬多多指点蛤（软件工具：ISE）。

1.if...else 与case

if..else与case语句的作用都是选择，不同的是综合后的RTL视图下，我们可以看到if...else趋向于具有优先级的结构，而case则是并行结构，但是在Technology Map Viewer下，两者的视图几乎一样。

（煮：RTLview是编译后的结果，显示的图形都是调用标准单元的结果，跟工艺库，FPGA类型，都没有关系； Technology Map Viewer是已经映射到FPGA器件的）

在资源消耗方面：两者差距可能不大，并不是所谓的带优先级的结构比并行结构更耗费资源。因为RTL仿真时综合工具做的事情，如果综合工具优化能力较强，那么两种语法结构形式上的不同是可以看出的。

2.For语句

虽然for语句也是可综合的，但是由于很占硬件资源，且我们在硬件设计时往往更加关注时序逻辑设计，因此很少使用for循环。

比如我写一个模块用于计算输入的高电平个数：

`timescale1ns/1ps//////////////////////////////////////////////////////////////////////////////////// Engineer: Osris// Description: 用于验证for循环低下的综合效率//////////////////////////////////////////////////////////////////////////////////moduletest(clk,rst,in,out);input[7:0]in;inputclk;inputrst;output[3:0]out;reg[7:0]data_in;reg[3:0]data_out;reg[3:0]i;always@(posedgeclk)if(!rst)begindata_in=in;for(i=0;i<8;i=i+1)beginif(data_in[i])data_out=data_out+1;endendelsedata_out=0;assignout=data_out;endmodule

然互综合之后的RTL视图为：

其实这并不意味着for语句不好，真正原因是for循环对于硬件设计是不怎么好的，比如我把代码改成下面这样，虽然看上去没有for语句了，但是还是存在明显的循环特性，综合后的RTL视图也并没有一点变化。

`timescale1ns/1ps//////////////////////////////////////////////////////////////////////////////////// Engineer: Osris// Description: 用于验证for循环低下的综合效率//////////////////////////////////////////////////////////////////////////////////moduletest(clk,rst,in,out);input[7:0]in;inputclk;inputrst;output[3:0]out;reg[7:0]data_in;reg[3:0]data_out;reg[3:0]i;always@(posedgeclk)if(!rst)begindata_out<=data_out+data_in[i];i<=i+1;endelsebegindata_out<=0;data_in<=in;i<=0;endassignout=data_out;endmodule

还有需要注意的是，非阻塞赋值"<="是在always结束后把值赋给左边的寄存器，因此，在for语句中的赋值一般采用阻塞赋值。

3. inout

inout作为输入输出型端口，通过三态门实现【1】，典型使用方法为：

inoutio_data;//inout口regout_data;//需要输出的数据regio_link;//inout口方向控制assignio_data=io_link?out_data:1'bz;//作为输入时，设置为高阻态

4. 状态机

硬件设计独特的并行思想，使得verilog描述的电路大多是并行实现的，但是有时候我们需要用硬件来实现一定顺序的工作，此时会用到状态机（请自行百度）。

状态机的基本要素是输入、输出和状态。根据状态变化是否与输出条件有关，可以分为Moore型状态机和Mealy型状态机。

状态机的写法有一段式、二段式、三段式，目前还没有去搞清楚其中的逻辑划分o(╥﹏╥)o，有没有大佬能用简介语言介绍一下蕴含的不同设计思想。

5. 异步复位、同步释放

异步复位与同步复位是FPGA设计中常见的复位方式，但是考虑到亚稳态的危害，一般情况下都会使用异步复位、同步释放复位技术【3】【4】。

参考文献

【1】Verilog中inout端口的使用方法_吾乃阿尔法_新浪博客

【2】吴厚航. 深入浅出玩转FPGA[M]. 北京航空航天大学出版社, 2013.

【3】恢复和去除时间（Recovery and Removal Time）

【4】FPGA异步复位同步释放解析-stephenkung-电子技术应用-AET-北大中文核心期刊-最丰富的电子设计资源平台