西南科技大学数字电子技术实验三（MSI逻辑器件设计组合逻辑电路及FPGA的实现）FPGA部分

一、实验目的

1. 进一步掌握MIS（中规模集成电路）设计方法。
2. 通过用MIS译码器、数据选择器实现电路功能，熟悉它们的应用。
3. 进一步学习如何记录实验中遇到的问题及解决方法。

二、实验原理

1、4位奇偶校验器

Y=S7i=0DiMi

D0=D3=D5=D6=D

D1=D2=D4=D7= `D

2、组合逻辑电路

F=A`B C +`A(B+C)

=A`B C+`AB(C+`C) +`AC(B+`B)

=m1+m2+m3+m5

= (`m1`m2 `m3`m5)’

三、程序清单（每条语句必须包括注释或在开发窗口注释后截图）

1、4位奇偶校验器

module jiou_d151_2
(
input [2:0]control_1,
input d,
output h
);
wire w,y;
wire d_0,d_1,d_2,d_3,d_4,d_5,d_6,d_7;
assign h=y;
assign d_0=d;
assign d_3=d;
assign d_5=d;
assign d_6=d;
assign d_1=~d;
assign d_2=~d;
assign d_4=~d;
assign d_7=~d;
mult_151_8 uu(
.g_1 (1'b0),
.control_1 (control_1),
.cont_1(y),
.ncont_1(w),