在systemverilog中使用断言(assert)进行复位检查

复位的验证不应该依赖于某个特定的case, 应该贯穿验证的整个阶段。
推荐使用断言进行复位检查。

考虑以下场景:复位触发后,需要检查端口信号或内部关键信号是否被正确复位。

首先用一个sequence检测复位,

sequence s_gp_rst_n;
    @(posedge gp_clk) !gp_rst_n ##1 gp_rst_n;
endsequence
  • ##1:表示延时一种时钟周期

然后使用sequence作为property的检测,用于判断复位触发时,端口信号是否是复位值。

property p_gp_rst_n;
    @(posedge gp_clk)
    s_gp_rst_n |-> (arready==0) and
    				!rvalid;
endproperty
  • property中必须有一个时钟
  • 作为表达式的判断条件必须使用括号括住。
  • 多个判断条件可以使用and连接
a_gp_rst_n: assert property(p_gp_rst_n);
c_gp_rst_n: cover  property(p_gp_rst_n);
  • assert 可以在断言失败时,报出error
  • cover 可以统计这个断言的覆盖率,但是如果断言失败,不会报错。所以这两个一起才能实现断言检查和统计覆盖率的功能
  • 另外注意:上面使用p_gp_rst_n的方式会让人误认为可以将p_gp_rst_n作为判断条件,用于always或者if语句中,但是经过实际测试并不可以。

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