数字IC设计的前端设计和后端设计流程

数字IC前端设计流程

数字IC就是传递、加工、处理数字信号的集成电路（Integrated Circuit, IC), 近年来集成电路技术的飞速发展和广泛应用、IC品种也多种多样，按照IC的类型我们可以将数字IC分为通用数字IC和专用数字IC。
数字前端是以架构设计为起点，以生成可以布局布线的网表级为终点；是用设计的电路实现想法。主要包括一下内容：

1. TRL编程：使用硬件描述语言（HDL ）将功能以代码的形式描述实现。换句话也就是说将实际的硬件电路功能通过HDL语言描述起来，形成RTL代码。
2. 仿真验证：仿真验证就是检验编码设计的正确性，仿真验证工具有Mentor公司的Modelsim，Synopsys的VCS，还有Cadence的NC-Verilog均可以对RTL级的代码进行设计验证。
3. 逻辑综合（Design Compiler）：仿真验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。综合需要设定约束条件，把你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为：后仿真）逻辑综合工具：Synopsys的Design Compiler
4. 静态时序分析（STA）：静态时序分析属于验证范畴，它是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。STA工具：Synopsys的Prime Time。
5. 形式验证（Formality）：也是属于验证的部分，它是从功能上（STA是从时序上）对综合后的网表进行验证。常用的就是等价性检查方法，以功能验证后的HDL设计为参考，对比综合后的网表功能，他们是否在功能上存在等价性。这样做是为了保证在逻辑综合过程中没有改变原先HDL描述的电路功能。形式验证工具：Synopsys的Formality。

数字IC后端设计流程

1. 可测性设计-DFT(Design for test)：DFT的目的是在设计的时候考虑将来的测试。DFT的常见方法就是，在设计中插入扫描链，将非扫描单元（如寄存器）变为扫描单元。常见的EDA工具是Synopsys的DFT Compiler。
2. 布局规划（floorplan）：布局规划就是确定IC中各个模块的摆放位置，如IP模块，RAM，I/O引脚等。布局规划的好坏将直接影响到IC面积的大小。常用的布局规划EDA工具有Synopsys的Astro软件。Astro还会用到布线过程中。
3. 时钟树综合（Clock Tree Synthesis， CTS）：就是时钟的布线，保证时钟的一致性。常见的时钟树综合EDA工具是Synopsys的 Physical Compiler。
4. 布线(Place & Route): 这里的布线就是普通信号布线了，包括各种标准单元（基本逻辑门电路）之间的走线。比如我们平常听到的0.13um工艺，或者说90nm工艺，实际上就是这里金属布线可以达到的最小宽度，从微观上看就是MOS管的沟道长度。常用的工具是Synopsys的Astro。
5. 寄生参数提取：提取寄生参数进行再次的分析验证，排除互感和耦合等物理效应对芯片功能完整性的影响。寄生参数提取常用的EDA工具是Synopsys的Star-RCXT。
6. 版图物理验证： 是芯片设计公司设计阶段最后的一步，需要验证的项目繁多，如LVS（Layout Vs Schematic）验证，简单说，就是版图与逻辑综合后的门级电路图的对比验证；DRC（Design Rule Checking）：设计规则检查，检查连线间距，连线宽度等是否满足工艺要求；ERC（Electrical Rule Checking）：电气规则检查，检查短路和开路等电气规则违例；等等。常用的EDA工具为Synopsys的Hercules。
   设计好的版图最终将会以GDSII 的文件格式移交给芯片代工厂去生产实际的芯片，再将代工厂生产出的晶圆硅片进行封装测试合格后就是我们看到的芯片了。