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笔试题-2023-思特威-数字电路设计（CIS）【纯净题目版】

回到首页：2023 数字IC设计秋招复盘——数十家公司笔试题、面试实录
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题目背景

  • 笔试时间：2022.08.18
  • 笔试时长：90min
  • 应聘岗位：数字电路设计工程师（CIS）
  • 笔试平台：showmebug

题目评价

  • 难易程度：★★☆☆☆
  • 知识覆盖：★☆☆☆☆
  • 超纲范围：☆☆☆☆☆
  • 值得一刷：★☆☆☆☆

文章目录

        • 1 数字IC设计的流程包含哪些？
        • 2 简述下D-Latch与D- Flipflop的区别
        • 3 用二进制补码运算推导出80-120的结果 (1bit符号位，7bit数据位)
        • 4 请问图中DFF C的setup及hold timing是否满足？并请计算出timing slack值。DFF标准单元的setup要求是0.4ns, hold要求是0.3ns,CK到Q的延迟Tcq=0.6ns,时钟周期是10ns。
        • 5 1000个智能机器人在全自动无人车间内工作，随着工作时间累计，他们中的部分有可能出现异常。每个机器人搭载的校准程序都可以检测出，车间内的其余机器人是否存在异常，但是技术限制，它们无法检测其自身是否出现了异常且无法跟其他机器人通信。依据安全条例，当机器人判断自身异常后，就需要在当前工作日后进行自我销毁。一旦出现异常机器人，车间产品的就会出现错误。接下来，控制中枢就将向车间内的机器人发送指令，命令它们启动校准程序。若某一天，车间产品确实被检测出了错误，且在第7天所有异常机器人全部销毁，问有多少个异常机器人?
        • 6 用Verilog实现4bit转 16bit的功能，具体

1 数字IC设计的流程包含哪些？
2 简述下D-Latch与D- Flipflop的区别
3 用二进制补码运算推导出80-120的结果 (1bit符号位，7bit数据位)
4 请问图中DFF C的setup及hold timing是否满足？并请计算出timing slack值。DFF标准单元的setup要求是0.4ns, hold要求是0.3ns,CK到Q的

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