祭——国电

     4天3夜的国电之旅结束了，为这比赛准备了差不多一个暑假，从以前熟手的LM3S过渡到控制为主的STM32，从以往的题目提取练习的内容。更在这过程中学习了FPGA，这次比赛做的E题 数字信号传输质量分析仪中，刚好能够用上，时也运也。整个作品到封箱上交为止，基本功能，拓展功能都能够较稳定的实现，整体效果还算满意，若在下周的现场测评中不出什么意外就功德无量了。

 

    整套作品大致分成三部分，信号发生器、模拟信道、数字信号分析部分。在我们的首选方案中，用两块FPGA 分别实现前端的信号发生器和后端的数字分析部分。中间模拟信道部分需要滤波器、加法器、比较器（或触发器）等，我负责前后FPGA，中间那些我就没有管啦，也没时间、没能力去管，呵呵。

 

    信号发生器还是很容易就能实现的，要求输出步进10K，范围10K~100K的 8阶m序列，并能用曼彻斯特编码。再来就是一个 10M 的 12阶m序列，其实就是作为一个噪声出现在系统当中。以上这些开赛后就迅速KO掉了。重头戏落在后端的数字信号分析部分，其最核心的要求就是，根据通过模拟信道的输入信号，来提取位同步。方案我选用数字锁相环DPLL，其实现原理在这里就不细说了，这几天想得实在太多了。这功能在拓展部分的分数比例达到70%左右，可谓相当重要，基本上我这几天就耗在这块上面了。最终作品除了完成题目要求之外，我们的数字信号分析还能做到频率自适应，而无需手动调节锁定频率。在前端利用74系列的芯片实现移位寄存器生成 m序列作为备用方案，实现出来的效果与FPGA 无异。

 

    说一下我们比赛的分工吧，一人负责硬件，我负责FPGA ，队长则两者兼顾，帮硬件做软件模拟，和我讨论锁相锁频的实现难点，还有写那挺重要的设计报告（不过今年的设计报告分值降低了，从以往的50分直线下降到20分，这也合理）。再说作息，在我们学校那么多队里面，我们的休息时间算是比较长的了。平均休息5小时/人/天，两个队友喜欢晚上3点多睡觉，8点多起来，接着一直干到第二天。而我就比较喜欢工作5、6小时，休息1小时左右这样的循环，弹性更大。跟其他组交流过，很多人4天总共才睡了10个小时左右，赛后他们也认为休息时间太少，直接导致后期的工作效率降低，我觉得这是得不偿失的呀。但是对于吃，我们毫无准备，总之这几天我外卖吃到麻木了，休息跟吃饭是比赛期间的大问题呀，赛前应该好好规划一下的。   

 

    在这次比赛之前，我的QQ 签名是“一将功成万骨枯”，我并不是想表达我有多大的野心，只是把这次的比赛看做是一场零和的游戏，有人欢喜有人愁，虽然都在追求好的结果，但是也不必为此作茧自缚。毕竟，经历过比赛的同学，在准备的过程中学到的知识、掌握的工具比奖状来得更宝贵吧。在比赛之后，QQ签名改成“回到原点”，对的，为了这次比赛，放弃了暑假的实习机会，也暂停了嵌入式Linux 的学习脚步，更把暑假辅修经济学的课程基本逃掉，只在考试前匆匆复习，奢望能顺利通过。对了，说到这个，要感谢两位队友对我的宽容，那可恶的辅修考试竟然在赛前一周左右开始，在赛前2天才结束。对此，我花了5天时间应付这些，并没有在最关键的时刻在实验室里准备着比赛。考试完马上回到实验室，寻找感觉，迅速把自己切换成工科男，现在回想起来，还真有点对不起队友吖。

 

    接下来该做什么还是要做的，我还是要坚持我的Linux 方向，经过比赛也发现自己的数电、模电理论知识太薄弱了，平时要多加注意理论的积累。理论指导实践，我现在对这句话有了更深的体会，没有理论的支撑，一切的尝试都像是“盲头乌蝇”，毫无方向。回到原点吧，保持着空杯的状态，时刻接受新知识、新事物！