DPI接口的屏，PCLK、VSYNC、HSYNC以及DE的极性设置

如下图：
 

A、首先看数据线，当开始传输第一个数据时，如果EN为下降沿，即传输Valid data   时EN低有效。则：
Params->dpi.de_pol=LCM_POLARITY_FALLING;       

反之亦然

B、 VSYNC和HSYNC分别代表一帧数据和一行数据的开始，当一帧以下降沿开始时，设置：
Params->dpi.vsync_pol=LCM_POLARITY_FALLING;    

反之亦然
当一行以下降沿开始时，设置：
Params->dpi.hsync_pol=LCM_POLARITY_FALLING;     

反之亦然

C、 PCLK的极性没有固定的要求，主要是看其与data的关系，即保证latch到正确的数据，这一点和sensor的PCLK设置相同。当开始传输第一个数据时，如果PCLK为下降沿，即在下降沿latch数据时，最好设置：
Params->dpi.clk_pol=LCM_POLARITY_FALLING;       

反之亦然

所以这四个参数应如下设置：