Latchup现象和预防措施

Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流
随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大
Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路
Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一

产生原因：

       1）芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
       2）当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。
       3）ESD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。
       4）当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。
       5）Well 侧面漏电流过大。
       6）如果有一个强电场施加在一个器件结构的氧化物薄膜上，强电场影响力他的介电常数，则该氧化物就会因介质击穿而损坏

防止Latch up 的方法： 通常在电路设计和工艺制作中加以防止和限制。

       1）在基体（substrate)上改变金属的掺杂，降低BJT的增益
       2）避免source和drain的正向偏压
       3）增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路
       4）使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。
       5）Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。
       6）使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能
       7）除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。
       8）I/O处尽量不使用pmos(nwell)


转自：http://bbs.ednchina.com/BLOG_ARTICLE_5915.HTM