【EDA】Cadence

如何快速设计元器件原理图库和PCB封装库？

1、立创商城EDA免费库立创商城是一站式电子元器件采购平台，主要从事电子元器件零售和小批量采购，现货库存超20万种。立创EDA是
不脱发的程序猿·2024-01-14 02:30

【Cadence】Calculator计算sp的3dB带宽

【Cadence】Calculator计算sp的3dB带宽1.计算最大增益2.cross函数3.3dB带宽下面演示如何在Cadence计算s参数（如增益）的3dB带宽1.计算最大增益ymax函数2.cross
乾巽·2024-01-13 17:02

【Cadence】sprobe的使用

实验目的：通过sprobe测试电路中某个节点的阻抗这里通过sprobe测试输入阻抗，可以通过port来验证设置如下：说明：Z1代表sprobe往left看，Z2代表sprobe往right看结果如下：可以看到ZM1=I0.Z2顺便给出了I0.Z1=50，即port的阻抗
乾巽·2024-01-13 17:02

【Cadence】差分管噪声贡献差别很大的可能原因

举例：M2M3是一对差分管，噪声贡献差别很大。理想电感下二者贡献相同，但在实际电磁仿真后，一个17.6%，一个5.6%原因是：电磁仿真存在交叉，不对称，中心抽头不是理想的交流地，如果直接通过一个引线电感（这里是1nH），会存在共模噪声。需要通过在片上接上去耦电容（这里2pF），抑制共模噪声。这里二者都是11.8%，同时端口贡献从40.13%to44.56%噪声系数下降。
乾巽·2024-01-13 17:32

2021-10-16，周六计划

；出门时间：十一点）工作情况1.TCAS-I论文审稿（完成）2.学习Analog（完成）3.继续仿真分析（未完成）今日计划下午1.修改Pythoncode,继续仿真分析晚上2.学习Analog3.学习Cadence
求学者YG·2024-01-13 13:40

AD软件与其他EDA软件工程的问题汇总

1:如何在AD中使用eagle工程在ad中打不开原理图，要使用导入功能,转化为ad的文件后，就可以打开了2:打开旧版本的Protel文件有时候新版本的AD打不开以前Protel的PCB文件，可以在DXP菜单下的Extension下进行配置（Configure），选中Importers和Exporters下选择所需的文件类型。
heaptek·2024-01-12 12:23

原理图PCB设计文件笔记等分享出来：国产MCU AT32F403+DRV8313+磁编码器的直流无刷电机BLDC的FOC控制

包含文件1、CadenceCIS原理图设计
柔贝特三哥·2024-01-12 11:30

Java架构师设计模式事件驱动架构

目录1导语2事件驱动架构模式：类别notification3事件驱动架构模式：何谓EDA4事件驱动架构模式EDA两种Topology介绍5事件驱动架构模式EDA两种Topology：EventMe6事件驱动架构模式
赵广陆·2024-01-12 07:10

Proteus Pro 8.6，EDA工具

ProteusPro8.6是由英国LabCenterElectronics公司出版的EDA工具软件，proteus能够从原理布图、代码调试到单片机与外围电路协同仿真，一键切换到PCB设计，真正实现了从概念到产品的完整设计
心有阳光无限·2024-01-12 06:48

立创EDA导出PCB封装到Cadence17.4（需要Altium）

首先添加器件到立创EDA界面，然后画上板框然后如下图所示，选择导出，AltiumDesigner这里选否即可下载完成后，Altium打开该文件，点击保存，选择最后一个ASCII模式，然后关闭文件打开AllegroPCB
ESCracker·2024-01-12 00:18

IC设计的前端和后端是如何区分的?

**2、IC后端：**将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据二、工作内容不同**1、IC前端：**熟悉处理器/DMA/AXI/AHB总线。
移知·2024-01-11 15:30

fpga的设计流程【科普】

(1)电路设计与输入电路设计与输入是指通过某些规范的描述方式，将工程师电路构思输入给EDA工具。常用的设计输入方法有硬件描述语言(HDL)和原理图设计输入方法等。
宸极FPGA_IC·2024-01-11 11:56

【Verilog】期末复习——设计带异步清零且高电平有效的4位循环移位寄存器

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 13:09

【Verilog】期末复习——分别画出下面两个程序综合后的电路图/reg型数据和wire型数据的区别

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:43

【Verilog】期末复习——设计有32个16位存储器的ROM

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:13

【Verilog】期末复习——设计11011序列检测器电路

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-10 08:42

过孔设置小窍门

EDA365论坛网*R,K&U,N7L3k0F也许还有一种方法可能稍微简单：0M!E&V6i4M!N3I$l把你不需要抹绿油也就是要露出viapad的过孔将它们的属性改成TestPoint。
wqygogo·2024-01-10 07:23

如何使用Proteus进行电路设计仿真？

Proteus是一款功能非常强大的软件，是英国著名的EDA工具(仿真软件)，从原理图布图、代码调试到单片机与外围电路协同仿真，一键切换到PCB设计，真正实现了从概念到产品的完整设计。
fighting110cq·2024-01-09 15:49

Vivado 中Tcl使用

尤其是目前很大一部分EDA工具是支持TCL语言的，应该说它们的母语就是TCL。综合功能的EDA软件都采用TCL语言，比如，DC、Vivado、quartus、Synplify等。
QYH2023·2024-01-09 09:52

FPGA 静态时序分析与约束（1）

静态时序分析与约束中的概念项目总结时序分析与约束的意义FPGA内部时序约束建立时间分析保持时间IO约束InputDelay分析OutputDelay分析时序约束注意点参考文献总结项目总结静态时序分析是指我们手动或者EDA
朽月·2024-01-08 23:05

FPGA——时序分析与约束

数据和时钟传输路径是：由EDA软件，通过针对特定器件布局布线得到的。时序约束：告知EDA软件，尽力达到约束指标。FPGA结构基础可编程逻辑功能结
云影点灯大师·2024-01-08 23:01

【Verilog】期末复习——举重比赛有三名裁判，当运动员将杠铃举起后，须有两名或两名以上裁判认可，方可判定试举成功，若用A、B、C分别代表三名裁判的意见输入，同意为1，否定为0；F为裁判结果输出，试

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:22

【Verilog】期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FSM）

系列文章数值（整数，实数，字符串）与数据类型（wire、reg、mem、parameter）运算符数据流建模行为级建模结构化建模组合电路的设计和时序电路的设计有限状态机的定义和分类期末复习——数字逻辑电路分为哪两类？它们各自的特点是什么？期末复习——VerilogHDL描述数字逻辑电路的建模方式有哪三种？它们的特点是？系列文章FPGA:现场可编程逻辑门阵列ASIC：专用集成电路IP：知识产权RTL
不怕娜·2024-01-08 22:52

【Verilog】期末复习——设计带进位输入和输出的8位全加器，包括测试模块

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:52

【Verilog】期末复习——简要说明仿真时阻塞赋值和非阻塞赋值的区别。always语句和initial语句的关键区别是什么？能否相互嵌套？

期末复习——解释下列名词（FPGA、ASIC、IP、RTL、EDA、HDL、FS
不怕娜·2024-01-08 22:48

Cadence Editor画封装库以及调用方法

注：我所使用的是Cadence17.4版本，以前的版本可能会有所不同在Cadence中画封装需要用到两工具，一个是焊盘编辑器，另一个就是画PCB的PCBEditor。
春风沂水丶·2024-01-07 23:04

在Cadence中单独添加或删除器件与修改网络的方法

首先需要在设置中使能,添加或修改逻辑选项。添加或删除器件，点击logic-part，选择需要添加或删除的器件，这里的器件必须是PCB中已经有的器件，Refdes中输入添加或删除的器件标号，点击Add添加。添加完成后就会显示在R1-3后面，点击Delete即可直接删除，完成操作后点击OK。添加完成后器件还需要放置出来，单击Place后器件会悬挂在鼠标鼠标上单击放置即可。放置完成后需要添加网络，点击L
春风沂水丶·2024-01-07 23:04

Cadence 画原理图库以及调用方法

目录画原理图库调用原理图库画原理图库首先打开CADENCE的画原理图的软件CaptureCIS17.4，然后点击File-New-Library新建原理图库，新建完成后会自动保存在安装目录下，如需要修改原理图库的地址可以点
春风沂水丶·2024-01-07 23:34

Cadence Editor 关于画PCB相关内容

目录一新建PCB文件二指定封装库三导入网表四放置器件五绘制板框六精准定位七原理图与PCB的交互八飞线设置九层管理布局布线阶段需要显示的层十器件位置相关1器件选取的基准点2旋转3对齐4把器件移动到底层或顶层5锁定与解锁6测量7查询十一模块复用十二布线1走线规则设置1）线宽2）间距2添加过孔3添加差分对一新建PCB文件点击1处新建文件，选择2处新建PCB文件，在3处选择位置和名称。二指定封装库在导入网
春风沂水丶·2024-01-07 23:32

嵌入式Linux开发板硬件学习-基于cadence

嵌入式Linux开发板硬件学习-基于cadence目录原理图网表输出功能快捷键合理的创建标题，有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中
你的模样·2024-01-07 15:39

cadence后仿真/寄生参数提取/解决pin口提取不全的问题

post-simulation设置顺序与规则1.Rules设置2.inputs设置3.outputs设置4.PEX设置会出现错误1，后有解决方案第一步:Netlist第二步：LVS5.RUNPEX先RUN，后按照图中123步骤操作点击OK之后，显示Calibre信息，本次实例为0个警告，0个错误点击Close之后，跳出寄生的管子和电容。会出现常见错误2，见后文解决方案。6.进行前仿真与后仿真，并比
勇敢虎虎不怕困难·2024-01-07 13:22

Calibre与netlist后仿网表的仿真。

Cadence+Calibre后仿真(个人总结，欢迎交流讨论）一、.对于能快速产生calireview的小模块DUT，CalibreXRC输出calibreview：1、Spectresimulator
Carol0630·2024-01-07 13:21

非结构化数据的探索性数据分析（EDA）方法

探索性数据分析（ExploratoryDataAnalysis，简称EDA）是在数据分析过程中的关键步骤之一。而对于非结构化数据的EDA，我们需要采取一些特定的方法和技巧。
数据科学探险导航·2024-01-07 05:38

贷款违约预测-Task2 数据分析

赛题：零基础入门数据挖掘-零基础入门金融风控之贷款违约目的：1.EDA价值主要在于熟悉了解整个数据集的基本情况（缺失值，异常值），对数据集进行验证是否可以进行接下来的机器学习或者深度学习建模.2.了解变量间的相互关系
致Great·2024-01-06 17:51

Cadence DSP 算子开发上手指南

作者：洪超|旷视科技MegEngine架构师前言Cadence的VisionP6/Q6/Q7系列DSP在很多的ISP(“ImageSignalProcessor”)芯片中都有部署，可以在图像处理场景补充甚至碾压
MegEngine_Bot·2024-01-06 17:15

嘉立创eda标准版（专业版）下载及安装步骤详细教程

1浏览器搜索嘉立创eda2进官网3注册或登录4点击立即下载5找到对应的版本下载6双击运行7修改安装目录8点击下一步、安装、应用9如果是专业版，需要下载激活文件10点击并复制11再点击应用就好
去去隔烟霞·2024-01-06 11:25

【NLP】工业界常用的NLP数据增强方法都在这了，你都会了吗

目录1EDA1.1具体方法1.2EDA参数选择1.3EDA的缺点2回译3拼接1EDAEDA使用传统的文本数据增强方法，可以在文本数据集小的情况下提升文本分类的性能。
AI量化小木屋·2024-01-06 10:29

openEuler NFS多路径

随着NFS服务广泛应用于金融、EDA、AI、容器等行业，对NFS的性能和可靠性提出了更高的诉求。
大隐隐于野·2024-01-06 08:49

matplotlib 虚战1

EDA入门visualization.pyimportmatplotlibmatplotlib.use("TkAgg")importpandasaspdfrommatplotlibimportpyplotaspltimportwarningswarnings.filterwarnings
占疏·2024-01-06 06:30

Cadence Allegro如何输出CAD文件（超详细）

CadenceAllegro如何输出CAD文件背景：当结构工程师向我要PCBCAD图纸时，尴尬的一幕：是我尽然输不出来。原因是我没设置层，因为此时是4层板，含有中间层是没法输出的。
YOYO--小天·2024-01-06 03:52

立创EDA怎么批量处理元器件

1.点击编辑—点击查找相似对象（也可以按快捷键Ctrl+Shift+F）。2.之后弹出这个对话框，搜索你需要的条件。种类：选择你需要批量查找的元素类型。范围：在当前原理图页查找还是在全部原理图页查找。该选项仅在原理图存在。查找条件：任意：该属性不做为查找条件；相等：仅找出和该属性一致的；不等：找出和该属性不一致的用电阻举个例子：输入框支持Js的正则表达查询：/包含的文字/，如你需要找出所有编号为R
仙牛电祖·2024-01-05 06:29

NetApp 利用适用于混合云的实时解决方案解决芯片设计方面的数据管理挑战

电子设计自动化(EDA)成本持续增加，而周期时间缩短。这些都为EDA设计带来了前所未有的挑战，对现代高性能工作流的需求变得从未如此巨大。
小信瑞·2024-01-04 12:33

全志R128 DSP开发工具安装教程

CadenceXtensa的WindowsIDE工具(Xplorer‑8.0.13版本)，Windows版本DSP的package包。
DOT小文哥·2024-01-03 11:34

a10 amd 安装黑苹果_黑苹果整合版系统U盘镜像Niresh macOS Sierra 10.12.3 支持Intel/AMD......

2020年更新网盘下载Hackintosh-Sierra-Zone-Featured-Image.jpg.0d4950a9a1956fdc09427e68433b0eda.jpg(56.33KB,下载次数
刘洛希·2024-01-03 09:58

DDD领域驱动设计内容分享(二十九)：DDD架构在网易支付交易业务的落地与实践

1.背景2.为何选择DDD3.DDD的相关概念与落地3.1战略设计通用语言事件风暴领域限界上下文上下文映射图3.2战术设计3.3系统架构3.3.1分层架构3.3.2CQRS架构3.3.3事件驱动架构（EDA
之乎者也··2024-01-02 18:53

立创EDA专业版（网页，全在线模式）开源导入立创EDA专业版（PC端，半离线模式）

我个人从一开始就使用立创EDA专业版的半离线模式，是因为既可以离线画板，又可以在在线的时候使用系统库。
电子爱好者Lei·2024-01-02 08:43

立创EDA把两个单独的PCB合并成一个文件

立创EDA把两个单独的PCB合并成一个文件1.具体操作1.具体操作参考：立创社区先选中PCBCTRL+SHIFT+C,CTRL+SHIFT+V****
达子666·2024-01-02 03:36

【开源项目】超级经典开源项目实景三维数字孪生智慧场馆

数字孪生场馆可视化平台，整合摄像头、雷达、温/湿度传感器等感知设备，通过EDA（探索性数据分析），结合远程控制技术，为各类场馆创造出更智能、安全、高效的运营环境。
万象工作室·2024-01-02 02:56

FPGA项目（13）——基于FPGA的电梯控制系统

随着EDA技术的发展，FPGA已广泛应用于各项电子设计中，本设计即利用FPGA来实现对电梯控制系统的设计。
嵌入式小李·2024-01-01 23:22

fpga加载程序慢_FPGA设计经验谈 —— 10年FPGA开发经验的工程师肺腑之言

至今记得当初第一次在EDA实验平台上完成数字秒表，抢答器，密码锁等实验时，那个兴奋劲。当时由于没有接触到HDL硬件描述语言，设计都是在MAX+plusII原理图环境下用74系列逻辑器件搭建起来的。
张腾岳·2024-01-01 23:22
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