【FPGA】第39页

将eFPGA应用于嵌入式360度视域视觉系统中

引言2018年4月11日，工业和信息化部、公安部和交通运输部联合发布“关于印发《智能网联汽车道路测试管理规范（试行）》的通知”，为我国智能网联汽车道路测试提供了相关法律依据。三部委在赋予智能网联汽车上路资格的同时，也提出了若干严格的条件。其中，在第二章“测试主体、测试驾驶人及测试车辆”的第七条第（四）点中，三部委要求：具备车辆状态记录、存储及在线监控功能，能实时回传下列第1、2、3项信息，并自动记

电子科技圈·2023-10-24 20:07

【2021集创赛】Digilent杯二等奖：基于FPGA的动态视觉感知融合的运动目标检测系统

杯赛题目：Diligent杯：基于FPGA开源软核的硬件加速智能平台参赛组别：A组设计任务：利用业界主流软核处理器(仅限于Cortex-M系列及RISC-V系列)在限定的DIGILENT官方FPGA平台上构建

极术社区·2023-10-24 11:10

深度学习的异构加速技术（二）：螺狮壳里做道场

作者简介：kevinxiaoyu，高级研究员，隶属腾讯TEG-架构平台部，主要研究方向为深度学习异构计算与硬件加速、FPGA云、高速视觉感知等方向的构架设计和优化。

weixin_30737363·2023-10-24 11:39

文献阅读（28）

题目：AcceleratingSparseDeepNeuralNetworkonFPGA时间：2019会议：ProceedingsofIEEEHighPerformanceExtremeComputingConference

tiaozhanzhe1900·2023-10-24 11:06

FPGA在内存数据库加速中的应用：综述

FPGA在内存数据库加速中的应用：综述基本概念异构计算CPUGPUFPGADSPASIC内存数据库（重新定义一下）1背景FPGA在数据库中出现的原因FPGA的缺点新技术的发展开始利好FPGA2FPGA背景

程序媛JD·2023-10-24 11:36

自动驾驶万事俱备只欠东风

FPGAerClub·2023-10-24 11:04

详解内存运算架构、挑战和趋势

计算架构的创新一直是争论的焦点，在应用上涌现的GPU、FPGA、ASIC、类脑甚至于3DSoC等，都是想打破适应性、性能、功效、可编程性和可扩展性等5个硬件特性的瓶颈，任何一个架构都不会在5个特性都达到最优

架构师技术联盟·2023-10-24 11:34

文献阅读（207）FPGA HBM

题目：HBMConnect:High-PerformanceHLSInterconnectforFPGAHBM时间：2021会议：FPGA研究机构：UCLAJasonCong题目：DemystifyingtheMemorySystemofModernDatacenterFPGAsforSoftwareProgrammersthroughMicrobenchmarking

tiaozhanzhe1900·2023-10-24 11:33

【TES605】基于Virtex-7 FPGA的高性能实时信号处理平台

板卡概述TES605是一款基于Virtex-7FPGA的高性能实时信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为主处理单元，采用1片Xilinx的Virtex

北京青翼科技·2023-10-24 10:22

基于DSPC6678与FPGA协同处理的双目交汇视觉图像处理平台

TES601是北京青翼科技的一款基于FPGA与DSP协同处理架构的双目交汇视觉图像处理系统平台，该平台采用1片TI的KeyStone系列多核浮点/定点DSPTMS320C6678作为核心处理单元，来完成视觉图像处理算法

北京青翼科技·2023-10-24 10:22

【TES605】基于Virtex-7 FPGA的高性能实时信号处理板

板卡概述TES605是一款基于Virtex-7FPGA的高性能实时信号处理平台，该平台采用1片TI的KeyStone系列多核DSPTMS320C6678作为主处理单元，采用1片Xilinx的Virtex

北京青翼科技·2023-10-24 10:21

Kintex UltraScale FPGA+C6678 DSP 基带信号处理板

TES640是一款基于KintexUltraScale系列FPGA+C6678DSP的基带信号处理平台，该平台采用2片TI的KeyStone系列多核DSPTMS320C6678作为主处理单元，采用2片Xilinx

F_white·2023-10-24 10:51

4 路 FMC 接口基带信号处理板（2 个FMC接口、2个FMC+接口）

TES641是一款基于VirtexUltraScale+系列FPGA的高性能4路FMC接口基带信号处理平台，该平台采用1片Xilinx的VirtexUltraScale+系列FPGAXCVU13P作为信号实时处理单元

F_white·2023-10-24 10:51

FMC（HPC）接口高性能实时信号处理板（通用信号处理板 Virtex-7 FPGA（XC7VX690T）+ DSP TMS320C6678）

TES605是一款基于Virtex-7的高性能实时信号处理平台，该平台采用1片TI的KeyStone系列多核浮点/定点运算DSPTMS320C6678作为主处理单元，采用1片Xilinx的Virtex-7系列FPGAXC7V690T

F_white·2023-10-24 10:21

【TES641】基于VU13P FPGA的4路FMC接口基带信号处理平台

板卡概述TES641是一款基于VirtexUltraScale+系列FPGA的高性能4路FMC接口基带信号处理平台，该平台采用1片Xilinx的VirtexUltraScale+系列FPGAXCVU13P

北京青翼科技·2023-10-24 10:49

FPGA实现UDP视频传输，带抓拍和录像功能，纯verilog代码提供工程源码和技术支持

详细设计方案4、本UDP视频传输的优势5、UDP视频传输详细设计方案ov5640寄存器配置UDP发送设计6、vivado工程详解7、上板调试验证并演示8、验证演示视频9、福利：工程代码的获取1、前言目前网上的fpga

9527华安·2023-10-24 10:40

基于fpga实现的基于暗通道先验的实时去雾算法，数据可以从摄像头输入

基于fpga实现的基于暗通道先验的实时去雾算法，数据可以从摄像头输入，并在rgb屏幕上输出有完整的仿真文件可接硬件实现有课程lunwen，ppt文件可以供参考ID:13800703894614410

「已注销」·2023-10-24 10:06

紫光同创FPGA实现图像去雾基于暗通道先验算法纯verilog代码加速提供2套工程源码和技术支持

目录1、前言免责声明本去雾模块的特点2、目前我这里已有的图像处理方案3、设计思路框架SD卡初始化SD卡读操作SD卡读图片OV5640摄像头配置及采集HDMA图像缓存输入输出视频HDMA缓冲FIFOHDMA控制模块图像去雾模块详解HDMI输出4、PDS工程1详解：SD卡提供有雾图片5、PDS工程2详解：OV5640输入6、上板调试验证并演示准备工作SD卡制作静态演示动态演示7、福利：工程源码获取紫光

9527华安·2023-10-24 10:05

FPGA与人工智能泛谈-01

文章目录前言一、FPGA(FieldProgrammableGateArray)是什么？

zuoph·2023-10-24 09:35

整理——xilinx FPGA 在线升级

一：xilinxFPGA在线升级方案：（系统搭建：MicroBlaze软核处理器，uart控制器，Axi-lite-user用户通信接口，MIGDDR3控制器，中断控制器等，以太网控制器）1.跑一个microblaze

燎原星火*·2023-10-24 04:24

FPGA时序分析与约束（6）——综合的基础知识

在使用时序约束的设计过程中，综合（synthesis）是第一步。一、综合的解释在电子设计中，综合是指完成特定功能的门级网表的实现。除了特定功能，综合的过程可能还要满足某种其他要求，如功率、操作频率等。有时，针对特定种类或者电路有专门的综合工具。如：时钟树综合——创建时钟树数据路径综合——在数据路径中创建重复的结构逻辑综合——用于实现各种逻辑电路通常，单词“综合”本身仅仅代表逻辑综合。二、时序约束在

apple_ttt·2023-10-24 02:41

Tcl基础知识

静态时序分析中多用的SynopsysTcl语言，主要服务于IC设计，其他的FPGA厂商比如Xilinx的.ucf文件.xdc文件也都是Tcl语言编写，这与Synopsys半导体公司的Tcl语言基本相同。

apple_ttt·2023-10-24 02:10

FPGA ZYNQ VIVADO创建IP核点亮LED灯方式一

这里写自定义目录标题PL端纯Verilog语言创建IP核实现点亮LED灯工使用设备ZYNQ7010，选择设备型号XC7Z010CLG400-1根据以下流程完成本次创建时钟频率50MHZ，周期T=20ns，因此计数50_000_000次，1sLED灯闪烁一次PL端纯Verilog语言创建IP核实现点亮LED灯工确保开发板没有问题，可以先烧一个例程验证板子完好本教程要实现的是自创建IP核点亮LED灯。

对不起当时的转身·2023-10-23 15:36

北邮22级信通院数电：Verilog-FPGA（6）第六周实验：全加器

北邮22信通一枚~跟随课程进度更新北邮信通院数字系统设计的笔记、代码和文章持续关注作者迎接数电实验学习~获取更多文章，请访问专栏：北邮22级信通院数电实验_青山如墨雨如画的博客-CSDN博客先抄作业！！！！！！！！！！！！！！！！！！！！！！！！没时间写解析了等之后慢慢补吧实验效果参考视频链接：数电第六周实验全加器_哔哩哔哩_bilibili一.verilog代码add.vmoduleadd_in

青山入墨雨如画·2023-10-23 15:03

DDR3笔记频率配置

可参考基于FPGA的DDR3设计（2）DDR3各时钟频率及带宽分析-知乎(zhihu.com)DDR3的时钟频率配置要看两个手册：1.DDR3器件的手册。

NoNoUnknow·2023-10-23 14:10

题解 | #平均播放进度大于60%的视频类别#

兆芯FPGA原型验证-302022机械硕士秋招记录高薪硬科技企业介绍系列1-博世难道就我一个人美团一面前端秋招基本信息时间：2023.9.6时长：67minbase

2301_78234743·2023-10-23 11:06

基于FPGA的图像自适应阈值二值化算法实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述4.1Otsu方法4.2AdaptiveThresholding方法4.3、FPGA实现过程5.算法完整程序工程1.算法运行效果图预览

简简单单做算法·2023-10-23 11:28

基于FPGA的图像拉普拉斯变换实现,包括tb测试文件和MATLAB辅助验证

目录1.算法运行效果图预览2.算法运行软件版本3.部分核心程序4.算法理论概述5.算法完整程序工程1.算法运行效果图预览2.算法运行软件版本matlab2022avivado2019.23.部分核心程序`timescale1ns/1ps////Company://Engineer:////CreateDate:2022/07/2801:51:45//DesignName://ModuleName:

简简单单做算法·2023-10-23 11:57

紫光同创FPGA实现PCIE测速试验，提供PDS工程和Linux QT上位机源码和技术支持

、前言免责声明2、我已有的PCIE方案3、设计思路框架PCIE硬件设计PCIEIP核添加和配置驱动文件和驱动安装QT上位机和源码4、PDS工程详解5、上板调试验证并演示6、福利：工程代码的获取紫光同创FPGA

9527华安·2023-10-23 10:40

紫光同创FPGA实现HSSTLP高速接口通信，8b/10b编解码数据回环，提供PDS工程源码和技术支持

HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明硬件设计HSSTLPIP调用和配置4、PDS工程详解5、上板调试验证并演示6、福利：工程代码的获取紫光同创FPGA

9527华安·2023-10-23 10:40

紫光同创FPGA实现HSSTLP高速接口视频传输，8b/10b编解码，OV5640采集，提供PDS工程源码和技术支持

目录1、前言免责声明2、我这里已有的GT高速接口解决方案3、设计思路框架设计框图OV5640摄像头配置及采集视频数据封装按键选择HSSTLP高速收发器详解HSSTLP基本了解HSSTLP之时钟HSSTLP之PCSHSSTLP之PMAHSSTLP之接口说明硬件设计HSSTLPIP调用和配置SFP连接方案选择视频数据对齐视频数据解码图像缓存架构详解架构讲解视频缓存请求AXI总线HMIC_H图像缓存读写

9527华安·2023-10-23 10:10

FPGA学习——Altera IP核调用之PLL篇

文章目录一、IP核1.1IP核简介1.2FPGA中IP核的分类1.3IP核的缺陷二、PLL简介2.1什么是PLL2.2PLL结构图2.3C4开发板上PLL的位置三、IP核调用步骤四、编写测试代码五、总结一

鸡腿堡堡堡堡·2023-10-23 07:18

FPGA学习——驱动WS2812光源并进行动态显示

文章目录一、WS2812手册分析1.1WS2812灯源特性及概述1.2手册重点内容分析1.2.1产品概述1.2.2码型及24bit数据设计二、系统设计2.1模块设计2.2模块分析2.2.1驱动模块2.2.1数据控制模块三、IP核设置及项目源码3.1MIF文件设计3.2ROMIP核调用3.3FIFOIP核调用3.4项目各模块源码四、最终显示效果五、总结一、WS2812手册分析1.1WS2812灯源特

鸡腿堡堡堡堡·2023-10-23 07:18

基于FPGA的SPI读写M25P16 Flash芯片

2.2M25P16芯片分析2.3项目所用指令时序2.3.1WREN（06h）2.3.2RDID（9Fh）2.3.3READ（03h）2.3.4PP（02h）2.3.5SE（D8h）三、状态机四、项目源码本项目所用FPGA

鸡腿堡堡堡堡·2023-10-23 07:17

【FPGA】[VRFC 10-3236] concurrent assignment to a non-net ‘data_out’ is not permitted

写作时间：2021-06-01报错如下：[VRFC10-3236]concurrentassignmenttoanon-net‘data_out’isnotpermitted[“F:/fpgaWork/

三青山上种萝卜·2023-10-23 06:26

【【萌新的FPGA学习之快速回顾水水】】

萌新的FPGA学习之快速回顾水水上一条FPGA的更新在925并且2个礼拜没写verilog了正好刷新一下记忆FPGACPUDSP的对比在数字电路发展多年以来，出现了CPU、DSP和FPGA三种经典器件，

ZxsLoves·2023-10-23 03:17

【【萌新的SOC学习之自定义IP核的学习与设计】】

萌新的SOC学习之自定义IP核的学习与设计本章为了更加深入的了解FPGA的自定义IP和IP封装测试等问题参考了正点原子第六讲自定义IP核呼吸灯实验和第十九章IP封装与接口定义实验为了更好的理解自定义IP

ZxsLoves·2023-10-23 03:47

【【萌新的FPGA学习之管脚设定xdc文件】】

萌新的FPGA学习之管脚设定xdc文件xdc文件可以自己设置也可以匹配我们根据正点原子的流水灯管脚设定主要讲述一下各个英文设计是什么意思Name：工程中顶层端口的名称。

ZxsLoves·2023-10-23 03:47

【【萌新的FPGA学习之分频器的介绍】】

萌新的FPGA学习之分频器的介绍分频器的介绍分频就是生成一个新时钟，该新时钟的频率是原有时钟频率的整数分之一倍，新周期是原有周期的整数倍。

ZxsLoves·2023-10-23 03:13

SDRAM初始化操作

FPGA中的SDRAM有缓存容量大的特点，在本篇博客中，将重点介绍SDRAM的初始化操作。首先看下面初始化的时序图可知初始化SDRSAM需要如下操作。

IC2ICU·2023-10-23 02:52

KU FPGA DDR4 SDRAM仿真/板卡测试

目录前言1经验总结1.1总结1：1.2总结2：1.3总结3：1.4总结4：DDR4MIG时钟1.5总结5：DDR4SDRAM芯片与FPGA管脚绑定2、vivado工程文件夹结构2.1、新建vivado工程时的文件夹结构

工作使我快乐·2023-10-23 02:51

FPGA学习思考过程记录：一

目录目录目录概述VIVADO工程文件结构FPGA基本开发流程什么是IP为什么要仿真RTLANALYSISSYNTHESISIMPLEMENTATION可执行文件bit和bin区别概述最近开始做高速ADC

硬件教练·2023-10-23 02:50

FPGA读写DDR3

DDR3是一种内存规格，它是SDRAM家族的内存产品。DDR3之前的产品有DDR和DDR2。DDR（DoubleDataRate）是双倍速率同步动态随机存储器，严格的说DDR应该叫DDRSDRAM。DDR2是DDR产品的升级产品，它是四倍速率同步动态随机存储器。DDR3在DDR2的基础上实现了更高的性能（增加到八倍）和更低的电压。DDR内部结构框图如下所示：如上图所示：标号1：逻辑控制单元，用于输

csdnqiang·2023-10-23 02:19

FPGA之SDRAM的学习

我调试中遇到的问题：1：SDRAM初始化，在modelsim仿真时，SDRAM仿真模型例化是例化在仿真文件sdram_init.vt里的。直接调用modelsim时，提示：Error:D:/QUARTTT/project/MYSDRAM/SDRAM/simulation/modelsim/sdram_init.vt(76):Module'sdr'isnotdefined.这是因为，调用models

fflanfj·2023-10-23 02:48

F28377S_EMIF_异步读写FPGA

DSP芯片：TMS320F28377SPTPS基于已有的FPGA程序与板子，操作DSP读取FPGA内的数据。如果写入、读取成功，则点亮LED。

CCS_base·2023-10-23 02:48

FPGA project ： sdram

sdram读写控制器实验目标：设计并实现一个SDRAM数据读写控制器，使用PC机通过串口向SDRAM写入10字节数据，并将写入的10字节数据读出，通过串口回传至PC机，在串口助手上位机上打印显示回传数据。框图设计：第一部分：sdram基本操作实的实现sdram_ctrl要实现数据的读写，还要有初始化和刷新操作。所以该模块要有分别产生这四条指令的模块。由于时序冲突问题，刷新，和读写指令存在优先级的问

warrior_L_2023·2023-10-23 02:46

FPGA的斐波那契数列Fibonacci设计verilog，代码和视频

名称：斐波那契数列Fibonacci设计verilog软件：Quartus语言：Verilog代码功能：设计一个产生斐波那契数列（也叫黄金分割数列）的硬件电路:斐波那契数列中每个数为其相邻前两个数的和:即FN=FN1+FN2,(数列的前两个数F和F均为1)(1)基本要求根据不同输入N(>=3),产生FN最大为32位,在新的F产生出来前,N将维持不变;F应保持不变直到N又发生变化2画出设计结构图:数

蟹代码丫·2023-10-23 01:23

FPGA设计FIR滤波器低通滤波器，代码及视频

名称：FIR滤波器低通滤波器软件：Quartus语言：Verilog/VHDL本资源含有verilog及VHDL两种语言设计的工程，每个工程均可实现以下FIR滤波器的功能。代码功能：设计一个8阶FIR滤波器（低通滤波器），要求截止频率为20KHz，使用线性相位结构。参数设计方法：使用matlab软件设计滤波器系数滤波器系数设计:打开Matlab软件在指令窗口中键入:m=fir1(7,0.2)，即可

蟹代码丫·2023-10-23 01:21

FPGA设计时序约束六、设置最大/最小时延

目录一、背景二、Max/Min_delay约束2.1约束设置参数2.2约束说明三、工程示例3.1工程代码3.2时序报告四、参考资料一、背景在设计中，有时需要限定路径的最大时延和最小时延，如没有特定时钟关系的异步信号，但需要限制最大时延和最小时延，也可以对端口到端口（中间无寄存器）的路径设置最大时延和最小时延，设置最大时延和最小时延会影响当前的setup和hold时序分析。二、Max/Min_del

知识充实人生·2023-10-22 23:23

AD9371 官方例程HDL详解（一）

文章目录前言一、AD9371---->FMC_DP二、FMC_DP---->FPGA_TX/RX三、rx_data_xandtx_data_xmustbeconnectedtothesamechannel

lwd_up·2023-10-22 11:14

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