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【FPGA】
[
FPGA
IP系列]
FPGA
常用存储资源大全（RAM、ROM、CAM、SRAM、DRAM、FLASH）
本文主要介绍
FPGA
中常用的RAM、ROM、CAM、SRAM、DRAM、FLASH等资源。
FPGA狂飙
·
2023-08-21 12:14
FPGA
IP
fpga开发
fpga
vivado
verilog
xilinx
对与2018年这一年的学习的总结
从年初的辞职，到回家的一个多月的
FPGA
学习，再到西安求职无果，再到上海求职遭拒，再到说走就走的北京。。经历的好多，刚开始的时候，我觉得这真的经历了好多，后来想想也就那个样了。
Ryzen_32b0
·
2023-08-21 08:33
tcl学习之路（五）（Vivado时序约束）
1.主时钟约束 主时钟通常是
FPGA
器件外部的板机时钟或
FPGA
的高速收发器输出数据的同步恢复时钟信号等。下面这句语法大家一定不会陌生。
邶风，
·
2023-08-21 07:00
tcl学习
学习
tcl学习
fpga开发
FPGA
原理与结构——RAM IP核的使用与测试
目录一、前言二、RAMIP核定制1、RAMIP核step1打开vivado工程，点击左侧栏中的IPCatalogstep2在搜索栏搜索RAM，找到BlockMemoryGeneratorIP核：2、IP核定制step3Baisc界面定制step4端口定制step5OtherOptionsstep6Summary3、IP核例化step7例化三、IP核测试一、前言本文介绍BlockMemoryGene
apple_ttt
·
2023-08-21 07:27
FPGA原理与结构
fpga开发
fpga
硬件架构
抗窄带干扰窄带抑制算法及其
FPGA
实现
主要思路：加窗-->FFT-->频域抑制-->IFFT-->反加窗-->输出窗中间部分等待半窗–>加窗-->FFT-->频域抑制-->IFFT-->反加窗–>输出窗中间部分上面方案实际在
FPGA
中应用效果较好
时空默契
·
2023-08-21 07:24
fpga开发
FPGA
调试问题记录（软件无线电）
"欢迎各位大佬在评论区发表你们的调试问题与解决方式"一、Vivado报错【labtools27-3403】原因：JTAG频率过高。解决：连接调试器时降低JTAG频率。【DRCREQP-1619】原因：没接管脚，造成没有IOB来驱动GT。【DRCREQP-1712】输入信号clk不是来自普通的单端时钟信号。解决：方法1.IP核中将PLL的clk_in1的source参数修改为Globalbuffer
时空默契
·
2023-08-21 07:54
数字信号处理
verilog
笔记
fpga开发
数字通信
FPGA
仿真笔记
仿真的时候先分模块仿真，每个模块仿真完成后，再一个模块一个模块的增量仿真。一.生成仿真数据。1.matlab实数转16进制，量化到16位，保存16进制txt文件singnal=sin(0:0.01:0.01*65535);signal_hex=signal./max(signal)*32767;signal_hex=floor(signal_hex);%15位量化,16位保留为符号位，取整dat(
时空默契
·
2023-08-21 07:54
matlab
成形滤波器、CIC补偿滤波器 matlab设计与
FPGA
实现
滤波阶数sps=5;%单个符号采样数%滤波器阶数=span*sps%滤波器系数数=span*sps+1mfir_i5=rcosdesign(beta,span,sps);fvtool(mfir_i5);
FPGA
时空默契
·
2023-08-21 07:22
fpga开发
matlab
开发语言
FPGA
原理与结构——时钟资源
2、时钟结构概述7系列
FPGA
时钟资源通过专门的全局和区域I/O和时钟资源来管理复杂和简单的时钟需求。时钟管理块（CMT）提供时钟频率合成、去倾斜和抖动滤波功能。在设计
apple_ttt
·
2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——RAM IP核原理学习
目录一、什么是RAM二、RAMIP介绍1、RAM分类简介2、可选的内存算法（1）MinimumAreaAlgorithm（最小面积算法）（2）LowPowerAlgorithm（低功耗算法）（3）FixedPrimitiveAlgorithm（固定模块算法）（4）小结3、位宽4、工作模式（对于每个端口来说都是独立设置的）（1）WriteFirstMode（写优先模式）（2）ReadFirstMod
apple_ttt
·
2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——ROM IP的使用与测试
一、前言本文介绍BlockMemoryGeneratorv8.4IP核实现ROM，在学习一个IP核的使用之前，首先需要对于IP核的具体参数和原理有一个基本的了解，具体可以参考：
FPGA
原理与结构——块RAM
apple_ttt
·
2023-08-21 07:12
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——移位寄存器（Shift Registers）
目录一、移位寄存器概述1、基本概念2、LUT实现移位寄存器3、移位寄存器的应用4、移位寄存器的功能5、移位寄存器结构6、移位寄存器级连二、移位寄存器数据流1、动态读操作（移位长度不固定）2、静态读操作（移位长度固定）三、移位寄存器例化1、原语例化2、vivado推断2.1采用命令2.2推断一、移位寄存器概述1、基本概念在数字电路中，用于存放二进制数据或代码的电路称为寄存器。寄存器是由具有存储功能的
apple_ttt
·
2023-08-21 07:42
FPGA原理与结构
fpga开发
fpga
硬件架构
FPGA
原理与结构——可配置逻辑块CLB（Configurable Logic Block）
一、什么是CLB1、CLB简介可配置逻辑块CLB（ConfigurableLogicBlock）是xilinx系类
FPGA
的基本逻辑单元（在各系列中CLB可能有所不同，以下我们主要讨论Xilinx7系类
apple_ttt
·
2023-08-21 07:41
FPGA原理与结构
fpga开发
fpga
硬件架构
IP库新增经过实践的Verilog 库
ProjectF库是尝试让
FPGA
初学者变得更好部分。
碎碎思
·
2023-08-21 05:23
tcp/ip
fpga开发
网络协议
网络
FPGA
控制W5500完成UDP环回测试
FPGA
控制W5500完成UDP环回测试１前言２前期准备３Ｗ5500寄存器描述4Ｗ5500环回测试4.1W5500初始化4.1.1通用寄存器初始化4.1.2socket寄存器初始化4.2W5500数据接收
萧长生
·
2023-08-20 19:13
fpga开发
udp
W5500
FPGA
之VGA/LCD数字时钟显示
文章目录前言一、LCD显示控制1.LCD显示一个字符2.LCD显示多个字符二、数字时钟输出1.数字时钟2.十进制数据拆分BCD码三、按键检测及LCD驱动1.按键检测2.LCD驱动四、总结前言软件实现了在4.3寸LCD左上角显示一个数字时钟，效果如下图所示。本文针对VGA/LCD控制时许有一定基础的人群，博主的开发环境为Quartus13.1和一个随便哪家的开发板，使用4.3寸LCD(RGB565接
萧长生
·
2023-08-20 19:13
fpga开发
VGA/LCD
数字时钟
verilog
FPGA
解析串口指令控制spi flash完成连续写、读、擦除数据
前言最近在收拾抽屉时找到一个某宝的spiflash模块，如下图所示，我就想用能不能串口来读写flash，大致过程就是，串口向
fpga
发送一条指令，
fpga
解析出指令控制flah，这个指令协议目前就是：55
萧长生
·
2023-08-20 19:13
fpga开发
spi
flash
spi
flash
串口
【以太网通信】RS232 串口转以太网
FPGA
与RK3399之间使用一路RS232串口进行通信，由于串口数据没有分包，不方便排查问题，想到可以开发一个RS232串口转以太网的工具，将串口接收到的数据封装为UDP数据报文，并通过网线传输到电脑
洋洋Young
·
2023-08-20 14:24
FPGA
以太网通信
计算机网络
fpga开发
串口通信
FPGA
_学习_17_IP核_ROM（无延迟-立即输出）
由于项目中关于厂商提供的温度-偏压曲线数据已经被同事放在ROM表了，我这边可用直接调用。今天在仿真的时候，发现他的ROM表用的IP核是及时输出的，就是你地址给进去，对应地址的ROM数据就立马输出，没有延迟。我打开他的IP核配置一看，他用的是DistributedMemoryGenerator。我以前用的是BlockMemoryGenerator是要延迟一拍的。所以，我立马进行了Distribute
江湖上都叫我秋博
·
2023-08-20 14:54
FPGA
fpga开发
学习
FPGA
基础知识
信号01X：未知Z：高阻态数据类型reg相当于存储单元，wire相当于物理连线寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动线网类型线网数据类型表示结构实体（例如门）之间的物理连线。线网类型的变量不能储存值，它的值是由驱动它的元件所决定的。驱动线网类型变量的元件有门、连接赋值语句、assign等。如果没有驱动元件连接到线网类型的变量上，则该变量就是高阻的，即其值为z。线网数据类型包括wi
二炮
·
2023-08-20 14:23
FPGA
fpga开发
SystemVerilog中结合interface实现输出数据总线的功能(2)
在上一篇文章中说明了如何使用SystemVerilog的interface来实现
FPGA
内部的输出数据总线功能，但仅给出了传输单个数据的方法。
JohnYork
·
2023-08-20 13:23
HDL
HDL
FPGA
打包数据总线
高云
FPGA
系列教程（基于GW1NSR-4C TangNano 4K开发板）
文章目录@[TOC]已完成待完成已完成国产
FPGA
高云GW1NSR-4C，集成ARMCortex-M3硬核高云
FPGA
系列教程（1）：
FPGA
和ARM开发环境搭建高云
FPGA
系列教程（2）：
FPGA
点灯工程创建
whik1194
·
2023-08-20 12:34
高云FPGA系列教程
fpga开发
高云
fpga
.Tang Nano 4k(GW1NSR-4C)呼吸灯
一、环境搭建-软件安装略。在官网下载即可，有免费个人使用的社区版。-程序下载：装好驱动直接点这个就可以下载二、代码（如下三个文件）-顶层模块（文件main.v）moduletop_hdl(inputsys_clk,inputsys_rst_n,outputregled);localparamCNT_MAX=27_000;localparamprecision=27;regflag;reg[14:0
啊？这...
·
2023-08-20 12:03
fpga开发
学习
Mac 开发 Tang Nano
FPGA
指南（使用终端和使用 VS Code 和插件，适用所有 Gowin
FPGA
）
最近收到了一个Tangnano9K
FPGA
开发板，就想借此机会研究一下。
zhonguncle
·
2023-08-20 12:01
目前无法分类的小探究
软件/程序教程
fpga开发
macos
OMAPL138+SPARTAN6核心板与评估板试用心得
1.OMAP-L138+
FPGA
开发
深圳信迈科技DSP+ARM+FPGA
·
2023-08-20 02:11
OMAPL138
OMPAL138
SPARTAN6
FPGA
DSP
C6748
FPGA
实现AD7768精确控制采集系统
FPGA
实现AD7768精确控制采集系统
FPGA
（现场可编程门阵列）系统逐渐成为了工业自动化和科学研究领域的关键技术，具有高速、灵活，低功耗等特点，被广泛应用于各种数字信号处理（DSP）系统中。
2301_78484069
·
2023-08-19 22:41
fpga开发
matlab
FPGA
的PS还有什么PL是什么意思
在
FPGA
中PS:处理系统（ProcessingSystem)：就是与
FPGA
无关的ARM的SOC的部分。PL:可编程逻辑(ProgarmmableLogic)：就是
FPGA
部分。
Successful 、
·
2023-08-19 22:57
fpga
IC基础复习
学习笔记
fpga开发
经验分享
学习笔记
ZYQN
数字IC基础
lama-cleaner：基于SOTA AI 模型Stable Diffusion驱动的图像修复工具
1.多种SOTAAI模型擦除模型：LaMa/LDM/ZITS/MAT/FcF/Manga擦除和替换模型：稳定扩散/绘制示例2.后期处理插件RemoveBG：删除图像背景RealESRGAN：超分辨率G
FPGA
N
A雄
·
2023-08-19 19:35
人工智能
stable
diffusion
【我的创作纪念日】IC人仍在路上，不停歇……
涉及领域包含：数字信号处理、
FPGA
设计、IC设计验证、雷达信号处理算法仿真等。在这篇总结中（2022在路上~）我也提到过创作初心的问题。主要是想着记录一下自己学习的过程。
在路上-正出发
·
2023-08-19 05:39
非技术学术文章
回顾
反思
再出发
1_
FPGA
开发环境的搭建
第一步是
FPGA
环境的搭建。
sishen4199
·
2023-08-19 03:29
FPGA
fpga
【嵌入式】MKV31F512VLL12 微控制器 (MCU) 、Cyclone® IV E EP4CE10E22I8LN，
FPGA
-现场可编程门阵列芯片
1、MKV31F512VLL12微控制器(MCU)是适用于BLDC、PMSM和ACIM电机控制应用的高性能解决方案。这些MCU采用运行频率为100MHz/120MHz、带数字信号处理(DSP)和浮点单元(FPU)的ARM®Cortex®-M4内核。KV3xMCU配备两个采样率高达1.2MS/s的16位ADC、多个控制定时器以及512KB闪存。特性：120MHzCortex-M4内核，带DSP和FP
Mandy_明佳达电子
·
2023-08-18 21:26
明佳达电子
单片机
嵌入式硬件
综合资源
FPGA
芯片IO口上下拉电阻的使用
FPGA
芯片IO口上下拉电阻的使用为什么要设置上下拉电阻一、如何设置下拉电阻二、如何设置上拉电阻为什么要设置上下拉电阻这里以高云
FPGA
的GW1N-UV2QN48C6/I5来举例，这个芯片的上电默认初始化阶段
在岸上走的鱼
·
2023-08-18 15:42
国产高云FPGA
嵌入式硬件
signaltap内置逻辑分析仪使用记录
0.SignalTapII逻辑分析仪SignalTapII（STP）逻辑分析仪是Altera提供的
FPGA
内置的逻辑分析仪，可以监控一定范围内的
FPGA
内部信号。
月见樽
·
2023-08-18 11:49
FPGA
：时钟模块设计-RTC实时时钟芯片DS1302
前言首先我要明确，这个RTC是在干什么，通过查阅DS1302芯片手册，我知道了，要想使用这块芯片，我需要用
FPGA
生成3个信号，然后用DS1302去实现具体功能，需要实现什么功能我先不用关心，现在需要关心的是怎么使用
崽崽今天要早睡
·
2023-08-18 02:23
#
▶时钟模块设计
fpga开发
实时音视频
【
FPGA
的基础快速入门19－－－RTC实时时钟学习】
FPGA
的基础学习－－－RTC实时时钟学习PCF８５６３简介PCF8563寄存器描述PCF8563写寄存器PCF8563读寄存器PCF８５６３简介PCF8563是PHILIPS公司推出的一款工业级多功能时钟
周猿猿
·
2023-08-18 02:23
正点原子系列FPGA
学习
fpga开发
FPGA
应用学习笔记-----布图布线
分割可以将运行时间惊人地减少到三个小时更小的布局布线操作，主要的结构不影响另一个！和增量设计流程一样关键路径布图：对于不同的模块有不同的电路和不同的关键路径，布图没有主要的分割，布图由两个小的区域组成，用来收紧关键路径时序，并且对每次时序闭环迭代更新布图风险：坏的布图导致坏的布局，惊人降低一个设计性能。主要实现控制，胶链逻辑，常常不利于分割设计好的布图，判断好坏是去分析布线与逻辑延时的关系。若关键
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
FPGA
应用学习笔记-----布线布局优化
优化约束：设置到最坏情况下会过多布局和布线之间的关系：最重要的是与处理器努力的，挂钩允许设计者调整处理器努力的程度逻辑复制：不能放置多个负载，只使用在关键路径钟减少布线延时，但会增加面积，若不能执行这个优化，则勾选donttouch，不将其优化跨层次优化：减小面积，当需要门级仿真，就不需要跨层次优化，在边界处也好调试信号io寄存器：时钟到输出延时就大大缩短了不平衡延时，时序不是最优化的。封装因子：
ElE rookie
·
2023-08-18 01:18
学习
笔记
fpga开发
车规级半导体分类(汽车芯片介绍)
按照功能种类划分，车规级半导体大致可分成以下几类：主控/计算类芯片，如MCU、CPU、
FPGA
、ASIC和AI芯片等；功率半导体，如IGBT和MOSFET；传感器，如CIS、加
深圳市颖特新科技有限公司
·
2023-08-17 22:24
半导体
嵌入式
汽车
单片机
XILINX Ultrascale+
FPGA
学习——问题总结
FIFO无法读出数据FIFOIP核读出数据乱了，或者读不出数据1、检查读写时钟，读写时钟一定要是周期变化的信号。2、检查读写使能信号是否正确。3、检查复位信号RST，是否与写时钟信号同步，不同步需要拍2拍进行同步。如果时钟信号和使能信号都没有问题，那么问题一般出在RST信号上。生成BD文件的时候报错ERROR:[Common17-161]Invalidoptionvalue''specifiedf
棘。。背凉
·
2023-08-17 07:26
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
verilog 简单的平方根求法
用下面的平方根求法不需要乘法，只需简单的移位就能实现。function[15:0]sqrt;input[31:0]num;//declareinput//intermediatesignals.reg[31:0]a;reg[15:0]q;reg[17:0]left,right,r;integeri;begin//initializeallthevariables.a=num;q=0;i=0;lef
棘。。背凉
·
2023-08-17 07:26
fpga开发
FPGA
_学习_14_第一个自写模块的感悟和ila在线调试教程与技巧（寻找APD的击穿偏压）
此功能的第一步是在
FPGA
中实现方差的计算，这个我们已经在上一篇博客中实现了。继上一篇博客之后，感觉过了很久了，原因是最近陷入的
FPGA
在线调试的无线循环。
江湖上都叫我秋博
·
2023-08-17 07:25
FPGA
fpga开发
学习
Vitis高层次综合学习——
FPGA
就是使用高级语言（如C/C++）来编写
FPGA
算法程序。在高层次综合上并不需要制定微架构决策，如创建状态机、数据路径、寄存器流水线等。
棘。。背凉
·
2023-08-17 07:24
XILINX
Ultrascale+
FPGA
fpga开发
学习
FPGA
_学习_15_IP核_VIO
前一篇博客我们提到在线调试的时候，可执行文件只要烧进板子，程序它就会自己跑起来，不会等你点这个按钮，它才开始跑。我们测试的模块中，里面可能有几个我们关心的信号，它会在程序刚运行很短的时间内发生状态跳变。当我们打算去捕获它的状态变化的时候，这个时候程序已经跑过了，这导致我们无法抓取到。那这个时候我们应该怎么办呢？引入VIO这个工具，用VIO的输出信号作为我们测试模块的使能信号，这样我们就能控制待测试
江湖上都叫我秋博
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2023-08-17 07:54
FPGA
fpga开发
学习
FPGA
: RS译码仿真过程
FPGA
:RS译码仿真过程在上一篇中记录了在
FPGA
中利用RS编码IP核完成信道编码的仿真过程，这篇记录利用译码IP核进行RS解码的仿真过程，带有程序和结果。
一支绝命钩
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2023-08-17 04:25
通信系统
FPGA
fpga开发
信道编码
RS编译码
FPGA
+ WS2812采灯控制
文章目录一、WS2812C-2020-V11、产品概述2、引出端排列及功能3、数据传输时间4、数据传输方法二、使用WS2812C显示图片1、静态显示2、动态显示一、WS2812C-2020-V11、产品概述WS2812C-2020-V1是一个集控制电路与发光电路于一体的智能外控LED光源；其外型采用最新的molding封装工艺，将IC与发光芯片封装在一个2020的封装尺寸中，每个元件即为一个像素点
Fu-yu
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2023-08-17 02:19
fpga开发
FPGA
：uart原理+tx发送模块+rx接收模块
文章目录一、串口通信二、UART通信三、tx发送模块四、rx模块接收一、串口通信处理器与外部设备通信的两种方式：串行通信：指数据的各个位使用多条数据线同时进行传输。并行通信：将数据分成一位一位的形式在一条数据线上逐个传输。串行通信的通信方式：同步通信：带时钟同步信号的数据传输，发送方和接收方在同一时钟控制下，同步传输数据。异步通信：不带时钟同步信号的数据传输，发送方和接收方使用各自的时钟控制数据的
Fu-yu
·
2023-08-17 02:19
fpga开发
FPGA
：RS编码仿真过程
FPGA
：RS编码仿真过程RS码是一种纠错性能很强的线性纠错码，能够纠正随机错误和突发错误。RS码是一种多进制BCH码，能够同时纠正多个码元错误。
一支绝命钩
·
2023-08-16 20:42
通信系统
FPGA
fpga开发
信息与通信
信道编码
[转载] Xilinx
FPGA
上电初始化，复位及寄存器初始值
Xilinx
FPGA
上电初始化，复位及寄存器初始值
FPGA
内部寄存器的上电初值是什么?
ShareWow丶
·
2023-08-16 18:46
FPGA设计从硬件到软件
FPGA
Xilinx
Vivado
复位
AI赋能
FPGA
——基于2023年海云捷讯杯
文章目录AI赋能
FPGA
——基于2023年海云捷讯杯0文章背景0.1致读者0.22023年海云捷讯杯设计任务1引言1.1AI与
FPGA
的结合1.2
FPGA
在AI领域的优势2
FPGA
平台及开发环境介绍2.1CycloneV
FPGA
Ryansweet716
·
2023-08-16 17:11
fpga开发
人工智能
cnn
神经网络
图像处理
8路AD采集FMC子卡【产品资料】
该ADC与
FPGA
的主机接口通过16通道的高速串行GTX收发器进行互联。该板卡主要面向通信与无线基础设施、雷达、宽频带通信、毫米波通信、自
北京青翼科技
·
2023-08-16 16:01
fpga开发
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