E-COM-NET
首页
在线工具
Layui镜像站
SUI文档
联系我们
推荐频道
Java
PHP
C++
C
C#
Python
Ruby
go语言
Scala
Servlet
Vue
MySQL
NoSQL
Redis
CSS
Oracle
SQL Server
DB2
HBase
Http
HTML5
Spring
Ajax
Jquery
JavaScript
Json
XML
NodeJs
mybatis
Hibernate
算法
设计模式
shell
数据结构
大数据
JS
消息中间件
正则表达式
Tomcat
SQL
Nginx
Shiro
Maven
Linux
【FPGA】
Xilinx Kintex-7视频案例开发｜SDI视频输入和SDI视频输出案例
TLK7-EVM是一款基于XilinxKintex-7系列
FPGA
设计的高端评估板，由核心板和评估底板组成。核心板经过专业的PCBLayout和高低温测试验证，稳定可靠，可满足各种工业应用环境。
Tronlong创龙
·
2023-08-10 10:25
Xilinx
Kintex-7
工业级核心板
Xilinx
Zynq-7000
Xilinx
Kintex-7
SDI视频输入/输出案例
创龙科技TLK7-EVM评估板
基于
FPGA
的PID算法理论详解（1）
基于
FPGA
的PID算法理论详解（1）1概述比例-积分-微分（PID）控制是业内最常见的控制算法，在工业控制领域有很高的接受度。
LEEE@FPGA
·
2023-08-10 08:48
FPGA学习记录
fpga开发
算法
Verilog代码与VScode编辑器联合检测语法
语法检查器集成Modelsim的安装破解本文不再赘述，可选的Modelsim有与QuartusII集成的ModelsimAltera和单独的Modelsim，安装QuartusII可以进行简单的仿真和
FPGA
shabby爱学习
·
2023-08-10 08:48
vscode配置
编辑器
vscode
fpga开发
FPGA
应用学习笔记--时钟域的控制 亚稳态的解决
时钟域就是同一个时钟的区域，体现在laways语句边缘触发语句中，设计规模增大就会导致时钟不同步，有时差，就要设计多时钟域。会经过与门的延时产生的新时钟域，这种其实不推荐使用，但在ascl里面很常见在处理时钟域的信号传递，一般会有故障具有随机性，不同工艺出现问题的可能性不同，对于亚稳态的检测很少，故障很难被发现，要设计中要注意。要经过组合延时，就会起冲突，间隔不够数据要保证建立时间和保持时间才有效
ElE rookie
·
2023-08-10 05:12
fpga开发
学习
笔记
CUDA C++ Programming Guide
其它计算设备如
FPGA
，也是energyefficient，但是不如GPU的programflexibility。GPU和CPU的设计目标不同：1）CPU设计为：擅于executeasequenc
mutourend
·
2023-08-10 03:12
C++
cuda
数电
FPGA
实验：实验一 基于
FPGA
的计数器设计 （基本任务：采用原理图法设计一个十进制计数器，完成波形功能仿真和时序仿真。拓展任务1：采用原理图法设计一个六进制计数器，完成波形功能仿真和时序仿真）
实验一基于
FPGA
的计数器设计1.实验目的：（1）掌握QuartusⅡ软件的设计流程；（2）学习原理图设计方法和波形仿真方法。
superlistboy
·
2023-08-09 22:56
数电FPGA实验
数电实验
fpga开发
数电实验
数电
重邮
实验报告
【
FPGA
协议篇】UART通信及其verilog实现(代码采用传参实现模块通用性，适用于快速开发)
UART通信UART通信简介verilog实现顶层模块接收模块发送模块仿真波形实测结果UART通信简介即通用异步收发器(UniversalAsynchronousReceiver/Transmitter)，是一种串行、异步、全双工的通信协议。特点是通信线路简单，适用于远距离通信，但传输速度慢。数据传输速率：波特率(单位:baud，波特)常见波特率有：1200、2400、4800、19200、384
mrVillain
·
2023-08-09 22:26
FPGA
基础知识
verilog
fpga
uart
基于
FPGA
等精度的实时测量频率和占空比
B、Em设置为1Mhz，占空比为46%的信号的占空比2、数据处理模块3、总体仿真七、实测展示八、说明一、要求：利用Altera公司的
FPGA
开发软件Quartus13.1采用混合设计实现方波信号频率和占空
猪突猛进进进
·
2023-08-09 22:24
fpga开发
开发语言
个人作品
FPGA
FPGA
使用pwm波控制电机附带检测转速一、任务解析1.基础部分：任务要求：a．速度调节：设计输入电路，实现电机转数设定（10进制显示）。
cyh241
·
2023-08-09 22:24
简历
fpga开发
通过keil使用汇编语言生成二进制文件，并使用vivado仿真cortexm0处理器
本文不附加该书资源，请自行搜索其余相关资料：链接：https://pan.baidu.com/s/1eXJGQtEgLWh8gfwml0Rt8A提取码：0nx9新建Vivado工程在Vivado中新建工程，选择
FPGA
铭....
·
2023-08-09 18:15
超大规模集成电路课程相关
fpga开发
arm
fpga
clean
@echooffcall:CleanCodeDir%cd%pausegoto:eof:CleanCodeDirsetlocalENABLEDELAYEDEXPANSIONsetCodeDir=%~1for%%jin(tdftdbbpmddbqmsgsmsgsummaryhsdidbkptrptdb_infohb_infocdbhdblogdbrdbammdbdfpdpircfdbsigsofpin
路口游子
·
2023-08-09 03:41
linux
运维
服务器
香山处理器跑仿真和跑
FPGA
两套环境配置过程小结
============================================裸机ubuntu18.04上运行香山处理器（南湖）makeverilog============================================systemprogramproblemdetected-sudovi/etc/default/apportsudoaptinstalltreegitc
前滩西岸
·
2023-08-09 01:53
chisel
verilog
riscv
chisel
xiangshan
verilog
超标量处理器
Lattice
FPGA
解码MIPI视频，IMX219摄像头4Line 1080P采集USB3.0输出，提供工程源码硬件原理图PCB和技术支持
目录1、前言2、Lattice
FPGA
解码MIPI的性能及其优越性3、我这里已有的MIPI编解码方案4、详细设计方案IMX219摄像头及其转接板D-PHY数据对齐MIPICSI2视频数据格式转换视频输出矫正
9527华安
·
2023-08-08 14:45
FPGA解码MIPI视频专题
菜鸟FPGA图像处理专题
Lattice
FPGA源码
fpga开发
Lattice
MIPI
IMX219
USB3.0
FPGA
实现SDI视频编解码 SDI接收发送，提供2套工程源码和技术支持
目录1、前言2、设计思路和框架SDI接收SDI缓存写方式处理SDI缓存读方式处理SDI缓存的目的SDI发送3、工程1详解4、工程2详解5、上板调试验证并演示6、福利：工程代码的获取1、前言
FPGA
实现SDI
9527华安
·
2023-08-08 14:14
菜鸟FPGA图像处理专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
图像采集
FPGA
纯verilog代码实现H264视频压缩 提供工程源码和技术支持
我这里已有的视频图像编解码方案3、H264视频压缩理论4、H264视频压缩-性能表现5、H264视频压缩-设计方案6、Vivado工程详解7、Vivado功能仿真8、福利：工程代码的获取1、前言H264视频压缩与解码在
FPGA
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
视频压缩
h264
视频编解码
FPGA
纯verilog代码实现H265视频压缩 支持4K30帧分辨率 提供工程源码和技术支持
-性能表现5、H265--视频压缩--设计方案6、H265--视频压缩--时序7、Vivado工程详解8、移植上板应用9、Vivado功能仿真10、福利：工程代码的获取1、前言H265视频压缩与解码在
FPGA
9527华安
·
2023-08-08 14:14
FPGA视频图像编解码
菜鸟FPGA图像处理专题
fpga开发
h265
视频压缩
h264
verilog
FPGA
纯verilog代码实现4路视频缩放拼接 提供工程源码和技术支持
目录1、前言2、目前主流的
FPGA
图像缩放方案3、目前主流的
FPGA
视频拼接方案4、本设计方案的优越性5、详细设计方案解读HDMI输入图像缩放图像缓存VGA时序HDMI输出6、vivado工程详解7、上板调试验证
9527华安
·
2023-08-08 14:13
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像缩放
视频拼接
FPGA
使用GTX实现SFP光纤收发SDI视频 全网首创略显高端 提供工程源码和技术支持
目录1、前言2、设计思路和框架3、vivado工程详解4、上板调试验证并演示5、福利：工程代码的获取1、前言
FPGA
实现SDI视频编解码目前有两种方案：一是使用专用编解码芯片，比如典型的接收器GS2971
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
菜鸟FPGA光通信专题
FPGA编解码SDI视频专题
fpga开发
SDI
图像处理
gtx
光通信
FPGA
纯verilog实现视频拼接，纯逻辑资源搭建，提供4套工程源码和技术支持
.总体设计方案3.视频拼接方案算法4.工程1：单路视频输出5.工程2：2路视频拼接输出6.工程3：3路视频拼接输出7.工程4：4路视频拼接输出8.上板调试验证9.福利：工程源码获取1.本方案的实用价值
FPGA
9527华安
·
2023-08-08 14:43
菜鸟FPGA图像处理专题
图像处理三件套
fpga开发
图像处理
图像叠加
verilog
OV5640
FPGA
纯verilog代码读写N25Q128A QSPI Flash 提供工程源码和技术支持
Flash控制器设计6、FIFO缓存设计7、串口输出Flash读取数据8、vivado工程介绍9、上板调试验证并演示10、福利：工程源码获取1、N25Q128A芯片解读N25Q128A的参数有很多，作为
FPGA
9527华安
·
2023-08-08 14:43
菜鸟FPGA低速总线专题
fpga开发
N25Q128A
QSPI
FLASH
verilog
FPGA
纯verilog实现 LZMA 数据压缩，提供工程源码和技术支持
目录1、前言2、我这儿已有的
FPGA
压缩算法方案3、
FPGA
LZMA数据压缩功能和性能4、
FPGA
LZMA数据压缩设计方案输入输出接口描述数据处理流程LZ检索器数据同步LZMA压缩器为输出LZMA压缩流添加文件头
9527华安
·
2023-08-08 14:13
FPGA视频图像编解码
fpga开发
LZMA
verilog
数据压缩
FPGA
应用学习笔记----采用双沿触发器降低时钟频率减小功耗
功耗和信号触发的频率成正比的，最高扇出的网线是系统时钟，若采用双边缘触发器，则在提供的时钟两个沿都可以传播数据，可以用更低的时钟频率，要特别注意这个双沿触发器是否有效，需要设计好分析，若无效，则帮倒忙
ElE rookie
·
2023-08-08 12:40
fpga开发
学习
笔记
FPGA
顶层图纸.bdf文件设计、LPM
一、DBF1、创建bdf文件：File->New->Block Diagram/Schematic File。需先Insert->Symbol放入一个模块才能保存。2、生成模块：讲自己模块的.v文件设为顶层后编译，点击File->Creat/Update->CreatSymbolfileforCurrentfile生成模块框图。3、在bdf里放入各个模块进行链接，并将其设为顶层进行编译，即可对整个
HUANG_XIAOJUN
·
2023-08-08 05:01
FPGA
FPGA
优质开源项目 - UDP RGMII千兆以太网
本文介绍一个
FPGA
开源项目：UDPRGMII千兆以太网通信。该项目在我之前的工作中主要是用于
FPGA
和电脑端之间进行图像数据传输。
cjx_csdn
·
2023-08-07 20:45
fpga开发
udp
千兆以太网
开源
FPGA
_时钟显示（时钟可调）
1.实验说明在数码管显示数据的基础上，让六位数码管显示数字时钟，并且通过按键可以对时间进行修改。实验目标：六位数码管分别显示时间的时分秒，且通过按键可实现加减调整时间及清零功能。key1:切换键：选择待调整的时间单位(时、分、秒)key2:时间加键key3:时间减键key4:时钟清零键效果如下图：时钟清零——>分钟加减——>时钟加减——>时钟正常运行2.模块设计各模块功能说明：各模块原理之前在数码
咖啡0糖
·
2023-08-07 09:10
FPGA_拓展练习
fpga开发
tcl学习之路（四）（vivado设计分析）
1.
FPGA
芯片架构中的对象 在打开elaborated/synthesied/implemented的情况下，可使用如下命令获取期望的SLICE。
邶风，
·
2023-08-07 09:10
tcl学习
学习
tcl
FPGA
优质开源项目 – PCIE通信
本文介绍一个
FPGA
开源项目：PCIE通信。该工程围绕Vivado软件中提供的PCIE通信IP核XDMAIP建立。
cjx_csdn
·
2023-08-07 09:39
fpga开发
PCIE
开源
RK3568+
FPGA
+翼辉操作系统在电力产品的应用
ARM+
FPGA
架构有何种优势近年来，随着中国新基建、中国制造2025的持续推进，单ARM处理器越来越难满足工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+
FPGA
架构的处理器平台来实现特定的功能
深圳信迈科技DSP+ARM+FPGA
·
2023-08-07 08:09
翼辉
RK+FPGA
瑞芯微
翼辉
RK3568
计算机中的简单指令集
认识计算机中的简单指令集编译器、电路板设计编程语言（c、c++、python、java）电路板设计可执行文件(可载入的文件)汇编语言机器语言指令集指令寄存器
FPGA
是什么？
kunwen123
·
2023-08-07 05:02
算法
FPGA
应用学习笔记----减小供电电压降低功耗
减低供电电压不是一个理想的选择，但是影响还是蛮大的，因为有电阻的功耗在上面，呈平方倍的关系。但是你降低了电压会导致功耗降低，需要考虑最坏情况下最大时序上的供电线上的最低可能电压是否被满足，否则影响整体性能的启动
ElE rookie
·
2023-08-07 01:24
fpga开发
学习
笔记
基于
FPGA
的音乐播放器Verilog开发
部分参考代码(末尾附文件)moduleDianZiQin(inputclk,inputreset_n,inputplay_set,inputchange_set,inputstop_set,input[3:0]key_in_y,output[3:0]key_out_x,outputalarm,output[5:0]sm_cs,output[7:0]sm_db);reg[11:0]clk_100us
weixin_46018688
·
2023-08-07 00:33
FPGA
中Verilog的单首音乐播放器代码，简洁易懂
利用数控分频器设计硬件乐曲演奏电路，利用蜂鸣器播放《我和我的祖国》分频器模块：modulediv(iclk_50,rst,addr,clk_4);inputiclk_50;inputrst;output[8:0]addr;outputclk_4;regclk_4;reg[8:0]addr;reg[31:0]count_4;always@(posedgeiclk_50ornegedgerst)beg
泰西颖
·
2023-08-07 00:02
fpga开发
verilog
基于
FPGA
的SD卡音乐播放器之WM8731篇
基于
FPGA
的SD卡音乐播放器之WM8731篇目录前言一、I2C驱动模块二、WM8731寄存器配置模块三、WM8731时钟生成模块四、音频发送模块总结前言这个题目是我之前7月初做的一个eda课程设计，过了一个多月了
迎风打盹儿
·
2023-08-07 00:02
Quartus的学习之路
fpga开发
硬件工程
FPGA
开发：音乐播放器
FPGA
开发板上的蜂鸣器可以用来播放音乐，只需要控制蜂鸣器信号的方波频率、占空比和持续时间即可。1、简谱原理简谱上的4/4表示该简谱以4分音符为一拍，每小节4拍，简谱上应该也会标注每分钟多少拍。
日晨难再
·
2023-08-07 00:32
FPGA开发
fpga开发
Stable Diffusion 硬核生存指南：WebUI 中的 G
FPGA
N
本篇文章聊聊StableDiffusionWebUI中的核心组件，强壮的人脸图像面部画面修复模型G
FPGA
N相关的事情。
soulteary
·
2023-08-06 23:38
为了不折腾而去折腾的那些事
stable
diffusion
docker
GFPGAN
深度学习
Xilinx FIFO IP核的例化和使用（含代码实例）
使用
FPGA
进行数据传输处理时，数据缓存是很关键的部分。FIFO作为一种简单的缓存方案，在
FPGA
开发中具有广泛的应用。
Doreen Zou
·
2023-08-06 22:20
FPGA基础学习
fpga开发
Spartan6
FPGA
DDR3 IP核调试及程序示例
Spartan6
FPGA
芯片中集成了MCB硬核，它可以支持到DDR3。在ISE中提供了MIGIP核，可以用它来生成DDR3控制器，并通过MIG的GUI图形界面完成相关配置。
yyz1988
·
2023-08-06 22:20
FPGA资料
fpga
【Xilinx IP调用】FIFO IP 核介绍及用 Verilog 进行读写实验
FPGA
使用的FIFO一般指的是对数据的存储具有先进先出特性的一个缓存器，常被用于数据的缓存，或者高速异步数据的交互也即所谓的跨时钟域信号传递，比如D
Linest-5
·
2023-08-06 22:19
Vivado
#
常见
IP
fpga开发
Vivado
FIFO
IP
嵌入式
FPGA
----IP核cordic-translate使用（关于定点数的映射问题，全网最详）
下面是8*8复数矩阵求逆仿真截图2、本文建立在前两篇文章的基础之上，需要有定点数的知识积累，看不懂的点击下面传送门补课：
FPGA
----IP核cordic使用_发光的沙子的博客-CSDN博客
发光的沙子
·
2023-08-06 13:44
Verilog
fpga开发
verilog
FPGA
-ZCU106-PL侧读写ddr4（全网唯一）
1、由于一直在PL侧做算法，外设接口接触的比较少，目前只做了sfp的UDP传输，但是由于课题的原因需要将一部分PL计算数据存储，而RAM存储空间比较小，因此本次给大带来了ZCU106的PL侧读写ddr4的教程，本教程是全网ZCU106DDR4PL侧读写的唯一一篇教程。下面是4个参考资料：①：ZCU106开发之PL侧DDR4_lixiaolin126的博客-CSDN博客_zcu106开发板ddr4感
发光的沙子
·
2023-08-06 13:44
Verilog
fpga开发
FPGA
----ZCU106更换DDR4解决方案（全网唯一）
1、好久没写文章了，本次给大家带来的是Xilinx带有DDR开发板的更换DRR的方案。2、问题的提出：在xilinxSDK中进行大批量数组运算时，如果板子的自带的DDR不够，则需要购买新的内存条，此时我们应当如何设置呢？3、问题解决过程：step1：打开blockdesign观察PS侧支持的内存，2019.1的ZCU106打开如下图所示。第一个是金士顿、第二个是镁光（原厂自带4GB）、第三个是三星
发光的沙子
·
2023-08-06 13:44
fpga开发
FPGA
----ZCU106与RTDs的udp数据收发实验
3、实验任务：①TRDs发送数据到
FPGA
，
FPGA
解析数据。②
FPGA
发送数据到RTDs，RTDs解析数据。
发光的沙子
·
2023-08-06 13:14
fpga开发
udp
网络协议
FPGA
----IP核float(定点数转浮点数)使用
1、本文紧接上一篇文章，因为我们计算设定的32位的单精度浮点数，但是cordicIP核输出的是32位定点数x（符号位）_x（整数位）_xx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx,xxxx（小数位），为了方便使用floatIP核的计算，因此我们需要将定点数转为浮点数。本片文章为全网第一篇带小数的定点数转浮点数的例程。2、Floating-pointIP核使用实验任务：实现sin
发光的沙子
·
2023-08-06 13:44
fpga开发
verilog
FPGA
----UltraScale+系列的PS侧与PL侧通过AXI-HP交互（全网唯一最详）附带AXI4协议校验IP使用方法
FPGA
----ZCU106基于axi-hp通道的pl与ps数据交互（全网唯一最详）_zcu106调试_发光的沙子的博客-CSDN博客大家好，今天给大家带来的内容是，基于AXI4协议的采用AXI-HP通道完成
发光的沙子
·
2023-08-06 13:13
fpga开发
quartus modelsim仿真时钟出现Pu1是什么意思？
FPGA
实验，用rom的IP核做一个简易信号发生器。仿真出来没有波形，时钟信号显示Pu1，复位信号显示HiZ。
黄启明
·
2023-08-06 10:22
fpga开发
基于
fpga
_EP4CE6F17C8_秒表计数器
文章目录前言实验手册一、实验目的二、实验原理1．理论原理2．硬件原理三、系统架构设计四、模块说明1．模块端口信号列表dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)2．状态转移图3．时序图五、仿真波形图仿真代码六、代码编写dig_driver(数码管驱动模块)key(按键消抖模块)top(顶层模块)七、引脚分配八、板级验证效果（拍照或录制视频）前言利用动态数码管的原理
Error (12007)
·
2023-08-06 08:58
fpga开发
FPGA
初步学习之串口发送模块【单字节和字符串的发送】
串口相关简介UART在发送或接收过程中的一帧数据由4部分组成，起始位、数据位、奇偶校验位和停止位，如图所示。其中，起始位标志着一帧数据的开始，停止位标志着一帧数据的结束，数据位是一帧数据中的有效数据。通常用的串口数据帧格式是：8位数据位，无校验位，1位停止位。所以一帧数据有10个bit：1bit起始位，8bit数据位，1bit停止位。关于串口波特率串口波特率是指串口通信的速率，它表示每秒传输二进制
Swiler
·
2023-08-06 08:27
FPGA基础
fpga开发
学习
单片机
单通道 6GSPS 16位采样DAC子卡模块--【资料下载】
3.2GSPS）采样率的12位AD采集、单通道6GSPS（或配置成2通道3GSPS）采样率16位DA输出子卡模块，该板卡为FMC+标准，符合VITA57.4规范，该模块可以作为一个理想的IO单元耦合至
FPGA
北京青翼科技
·
2023-08-06 08:57
fpga开发
关于RISC-V的介绍与CPU设计
由于个人的比赛和项目问题已经有连续一个多月没有真正的静下心来去输出一些内容了，接下来由于项目问题或许时间会更少，虽然只有十几个粉丝也是感觉对不住大家当然目前我已经有两个完成的项目了，这两个项目呢一个是单片机方面的一个是基于
FPGA
木林学长
·
2023-08-05 18:05
FPGA
risc-v
FPGA
实现NIC 10G UDP协议栈网卡，纯verilog代码编写，提供工程源码和技术支持
目录1、前言2、我这里已有的UDP方案3、10G网卡基本性能简介4、详细设计方案接口概述PCIeHIPDMAIFAXI总线接口时钟同步处理TXQ和RXQ队列TXCQ和RXCQ队列完成EQMAC+PHY流水线队列管理发送调度程序端口和接口数据路径以及发送和接收引擎分段内存接口5、vivado工程详解6、上板调试验证7、福利：工程代码的获取1、前言网络接口控制器（NIC）是计算机与网络进行交互的网关。
9527华安
·
2023-08-05 13:03
菜鸟FPGA以太网专题
fpga开发
udp
网络协议
NIC
verilog
网卡
上一页
55
56
57
58
59
60
61
62
下一页
按字母分类：
A
B
C
D
E
F
G
H
I
J
K
L
M
N
O
P
Q
R
S
T
U
V
W
X
Y
Z
其他