CLK

fifo设计

基于循环队列的方式 module fifo #( parameter B=8,//存储数据宽度，一个数据有B位 W=3//地址空间位数，可存储2^W个数据 ) ( input clk
·2015-11-12 13:17

序列检测器

10010.考虑码流为110010010000100101....则，如表有： 用FSM实现 module seqdet ( input wire x, input wire clk
·2015-11-12 13:12

边沿检测电路

module edge_detect( input clk, input rst_n, input data_in, output
·2015-11-12 13:09

gray码计数器

module gray #( parameter N = 5 ) ( input clk, input rst_n, output reg [N - 1 : 0 ] gray_cnt_out
·2015-11-12 13:08

按键消抖

module key_debounce #(parameter KEY_WIDTH = 4) ( input clk, input
·2015-11-12 13:08

任意整数倍分频器设计

2^n次方的分频器设计 对于一个占空比为50%的模8分频器 module mod8_divide( input clk, input
·2015-11-12 13:07

深入基本门电路

1 module test 2 ( 3 input rst_n, 4 input clk
·2015-11-12 13:04

PWM的LEDG灯控制

通过PWM控制LEDG灯的频率 1 module pwm( 2 clk, 3 reset_n, 4 high_dur
·2015-11-12 13:03

Mega function宏例化---Verilog描述

LPM_FF的Verilog例化描述 module d_ff_mf ( input clk, input rst_n, input
·2015-11-12 13:02

UART通信实验-------深入浅出玩转FPGA

 UART通信实验-------深入浅出玩转FPGA（转） 1 module uart_tx 2 ( 3 clk,
·2015-11-12 13:01

SDC文件模版

Define clock create_clock -name "clk_in" -period 20ns [get_ports {clk_in}] # 2. tco constraints
·2015-11-12 11:31

dsPIC33EP 时钟初始化程序

//文件名p33clk.h #ifndef _P33CLK_H_ #define _P33CLK_H_ //#include "p33clk.h" #define
·2015-11-12 10:55

乘法器的Verilog HDL实现

module multi_CX(clk, x, y, result); input clk; input [7:0] x, y; output [15:0] result
·2015-11-12 09:04

握手通信

module handshack ( input clk, input rst_n, input req, input [7:0] datain, output
·2015-11-12 09:32

序列检测器二

101101序列检测器 module seqdet ( input wire x, input wire clk, input wire rst_n, output
·2015-11-12 09:28

关于vhdl中integer消耗资源的一些讨论

1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity control is port(clk
·2015-11-12 09:33

FPGA笔记-读取.dat文件

读取.dat图像文件 .dat文件是matlab生成的图像文件 initial begin // Initialize Inputs CLK = 0; RST = 1; IMAGE_DATA
·2015-11-11 17:41

TimeQuest之delay_fall clock_fall傻傻分不清楚

这篇我想分享一个之前在用TimeQuest约束双边沿模块的input delay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，falling delay和 falling clk怎么会分不清呢，字面意思好区分
·2015-11-11 16:10

多时钟域数据同步

对于不同的时钟域要传递数据的话，需要采用一定的手段，来防止数据传递时产生亚稳态等问题 1、慢时钟域向快时钟域传递数据 module low2fast(clk,reset,asyn_in,syn_out
·2015-11-11 16:57

Clock Controller Module for IMX31

时钟分布，复位信号产生，以及高级功耗管理等；第一部分）FPM(频率预乘)和PLL控制IMX31有3个独立的DPLL,利用PLL时钟源的频率产生3个独立的输出时钟频率，用于3个不同的时钟域的时钟，包括MCU CLK
·2015-11-11 14:14

CLOCKS_PER_SEC

++6.0中该符号常量定义如下：   　　#define CLOCKS_PER_SEC 1000   　　此外，VC++6.0中把TC2.0中time.h下宏定义的常量CLK_TCK
·2015-11-11 10:22

Johnson计数器

module johnson #( parameter N=4 ) ( input clk, input rst_n
·2015-11-11 10:44

X86平台采用rdtsc指令读取时间戳计数器完成高精度计时

从pentium开始，很多80x86微处理器都引入TSC，一个用于时间戳计数器的64位的寄存器，它在每个时钟信号(CLK, CLK是微处理器中一条用于接收外部振荡器的时钟信号输入引线）到来时加一。
·2015-11-11 08:57

（比较WXS师兄的）USB 同步传输和异步传输固件的区别

TD_Init(void)中： 在同步固件中：IFCONFG=0x03；//0000 0011 在异步固件中：IFCONFG=0xCB；//1100 1011 同步0x03，FIFO CLK
·2015-11-11 05:26

社保系列11《ATR》

  2)  热复位(Warm Reset) 在时钟(CLK)和电源电压(VCC)处于激活状态的前提下，IC卡收到复位信号时产生的复位。 1.
·2015-11-11 03:28

Verilog实现UART之二：发送模块

发送原理： 　　当并行数据准备好后，如果得到发送指令，则将数据按UART协议输出，先输出一个低电平的起始位，然后从低到高输出8个数据位，接着是可选的奇偶校验位，最后是高电平的停止位； 　　由于发送时钟clk16x
·2015-11-11 01:25

Verilog实现UART之一：接收模块

为了能保证数据传输的正确性，采样模块利用16倍数据波特率的时钟进行采样，假设波特率为115200，则采样时钟为clk16x=115200×16
·2015-11-11 01:25

FPGA的上电复位

　　在基于verilog的FPGA设计中，我们常常可以看到以下形式的进程： 1 reg [19:0] cnt; 2 always@(posedge Clk50M or negedge Rst_n
·2015-11-11 01:18

xilinx FPGA普通IO作PLL时钟输入

xilinx ZC7020的片子上做的实验; [结论] 普通IO不能直接作PLL的时钟输入,专用时钟管脚可以; 普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk
·2015-11-11 00:26

s3c6410_时钟初始化

PLL与CLK的关系： 详细关系图见用户手册122页Figure 3-2 The block diagram of clock generator。 三种PLL：APLL，MPLL，
·2015-11-10 23:21

用FPGA实现多路电压采集器：（2）分频器

主要为AD提供clk，因ADC0809 的内部没有时钟电路，所需时钟信号必须由外界提供，通常为500KHZ。
·2015-11-08 16:25

门控时钟【转帖】

比如，你用一个控制信号“与”一个CLK，以控制CLK的起作用时间。
·2015-11-08 15:02

clock_gettime的使用，计时比clock()精确

函数原型： int clock_gettime(clockid_t clk_id, struct timespec *tp); 其中，cld_id类型四种：    a、CLOCK_REALTIME
·2015-11-08 10:43

2时序逻辑电路--计数器

2.4.1 二进制计数器 代码如下 View Code 1 module counter 2 #(parameter N=8) 3 ( 4 input clk, 5 input
·2015-11-07 10:36

2时序逻辑电路--移位寄存器

自动右移寄存器 　　信号由s_in进入8位寄存器最高位，寄存器最低位由s_out输出，代码如下 View Code 1 module free_run_shift 2 ( 3 input clk
·2015-11-07 10:35

2时序逻辑电路--触发器与锁存器

代码如下 View Code 1 module d_ff 2 ( 3 input clk, 4 input rst_n, 5 input D, 6 output
·2015-11-07 10:34

DAC900使用说明

PD（停止控制位，高电平有效）接低电平，CLK接时钟。电流输出型，后面加上I/V电路。 工作电压DAC900 can be operated on a wide, single-sup
·2015-11-07 10:26

独立按键消抖FPGA模块

View Code 1 module keyxiaodou ( 2 input clk, // the
·2015-11-07 10:25

Cordic的学习之硬件实现

1 `timescale 1ns / 1ps 2 module Cordic_t1(clk,rst_n,ena,phase_in,sin_out,cos_out,eps);
·2015-11-07 10:36

东芝线阵CCD芯片TCD1305DG驱动时序设计

TCD1305DG需要三路驱动信号，分别是主时钟CLK，移位输出信号SH，积分清除信号ICG，芯片手册上给出的时序波形如下：
·2015-11-07 10:23

关于Xilinx FSL总线的一些总结

主要有以下一些接口//DefinitionofPorts //FSL_Clk:Synchronousclock //FSL_Rst:Systemres
qianhaifeng2012·2015-11-06 11:00

linux 通用时钟框架CCF

简单介绍          这里讲的时钟是给soc各组件提供时钟的树状框架，并非内核使用的时间，和其它模块一样，clk
·2015-11-06 07:56

任意时钟分频

1ns/1ps 3: module clgen 4: #(parameter DIVIDER_LEN = 8) 5: ( 6: input wire clk_in
·2015-11-05 09:52

当我们谈起复位的时候，我们谈些什么

写verilog代码的时候太习惯下面的代码了 always@(posedge clk or negedge rst_n) if(!
·2015-11-03 20:13

VHDL硬件描述语言实现数字钟

LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CLOCK IS PORT(CLK1S
·2015-11-02 18:55

串/并乘法器的改进：流水线处理

缩短关键路径 代码：16位的乘法器相乘 module Multiply( clk,rst, dataa,datab, dout ); input clk; input rst;
·2015-11-02 16:34

xilinx FPGA普通IO作PLL时钟输入

xilinx ZC7020的片子上做的实验; [结论] 普通IO不能直接作PLL的时钟输入,专用时钟管脚可以; 普通IO可以通过BUFG再连到PLL的时钟输入上,但要修改PLL的设置 input clk
·2015-11-02 16:10

Tomcat处理HTTP请求源码分析（下）

utm_source=infoq&utm_medium=related_content_link&utm_campaign=relatedContent_articles_clk 
·2015-11-02 15:13

imx6 spi5 按字片选 及 按数据包片选的实现

html 现在有了解决方案： 关键处在于 board-mx6q_sabresd.h 中关于 spi5 CS管脚 模式的配置 1）将 SS0 配置成 IO模式时， MX6Q_PAD_SD2_CLK
·2015-11-02 15:28

为明远智睿 imx6q Demo v2.5 添加spi5的支持

如下示：（以下定义是根据硬件工程师要采用 哪个引脚画板决定的，以下的宏都是在bsp 中支持的） /* ECSPI5 added by Rex 2015.4.21 */ MX6Q_PAD_SD2_CLK
·2015-11-02 15:25
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