FPGA;Verilog 第24页

基于低功耗蓝牙和微信小程序的门禁系统(FPGA课设设计)

基于低功耗蓝牙和微信小程序的门禁系统(FPGA课设设计)文章目录基于低功耗蓝牙和微信小程序的门禁系统(FPGA课设设计)一、低功耗蓝牙(BLE)的配置和与FPGA通信代码1.1低功耗蓝牙的介绍及配置1.2

A DOG BY MY SIDE·2024-01-01 02:11

FPGA--ZCU106通过SFP+/SGMII模块传输数据-第一讲（全网唯一）

1引言距离上次文章已经过去了一个半月，但并没有停止研究fpga的脚步，今天给大家带来的是基于ZCU106开发板的通过SFP+/SGMII口通过光纤或网线与PC机传输数据的内容，本系列教程计划写三篇，如有不对之处还请海涵

发光的沙子·2024-01-01 02:10

Verilog设计交通灯

1、控制器由状态机编写moduletraffic_light(clk,rst_n,count,ew,sn);inputclk,rst_n;input[5:0]count;//countinputoutput[2:0]ew,sn;//lightreg[2:0]ew,sn;reg[1:0]pre_state,next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,

爱哭不秃头·2024-01-01 02:10

Verilog设计实例（二）：交通信号灯设计实例

前言本文为Verilog实例开发的第二弹，缺少Verilog代码练手或者有些生疏的可以在这里参考一些设计实例进行练习。

__Retr0·2024-01-01 02:09

8—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—寻迹模块、寻光模块、跟随模块

目录1.寻迹模块2.寻光模块3.跟随模块1.寻迹模块寻迹模块的实现需要两个TCRT5000传感器。简单地说，检测到黑线输出低电平，检测到白线输出高电平。因此两个TCRT5000放在黑色地面的白线循迹线左右，左边检测到白线左转，右边检测到白线右转，都是黑的前进，都是白线停止。算法比较容易实现。OUT信号输出，黑色为0，白色为1VCC5V供电GND接地代码如下：//寻迹模式elseif(data==8

贡橙小白鼠·2024-01-01 02:38

9—基于FPGA(ZYNQ-Z2)的多功能小车—拓展功能—OpenMV的色块识别

目录1.色块识别设计思路2.OpenMV代码3.Arduino代码4.Verilog代码1.色块识别设计思路对于色块识别功能，我想让OpenMV检测色块，在数码管上显示。

贡橙小白鼠·2024-01-01 02:38

1—基于FPGA(ZYNQ-Z2)的多功能小车—硬件设计—电源模块

目录1.稳压模块设计1.1LM317可调稳压1.2LM2596-5V1.3AMS1117-3.3V2外围电路设计3.电源模块原理图1.稳压模块设计我们的小车使用7.4V的锂电池供电，无法直接为各模块和FPGA

贡橙小白鼠·2024-01-01 02:08

2—基于FPGA(ZYNQ-Z2)的多功能小车—硬件设计—电机驱动模块(TB6612FNG)

目录1.驱动电路2.TB6612FNG介绍3.电路原理图1.驱动电路FPGA的引脚电流都比较小，一般为几十微安，但是驱动电机的电流远大于此。因此需要一个电机驱动模块来作为桥梁，连接FPGA与电机。

贡橙小白鼠·2024-01-01 02:08

4—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—电机驱动模块

我使用的FPGA是Xilinx的PYNQ-7020（ZYNQ-Z2），在Vivado2018.3平台使用Verilog进行编程。

贡橙小白鼠·2024-01-01 02:08

10—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—顶层代码

在之前的文章中具体控制代码已经全部进行了分析与解释，顶层模块进行模块的输入输出的定义、内部变量的定义、模块的实例化与蓝牙信号的判断。代码如下：moduletop_modlue(inputclk,//系统时钟inputreset,//复位按键inputrx,//蓝牙接收inputwire[3:0]signal,//红外信号inputwireEcho,//超声波接收input[3:0]track,//

贡橙小白鼠·2024-01-01 02:08

Verilog设计倒计时秒表

目录一.设计要求二.模块总和三.模块设计1.顶层模块2.分频模块3.计数模块4.倒计时模块5.数码显示模块6.管脚约束代码四.引脚分配五.演示视频一、设计要求①.用基于NEXY4DDR开发板自带的时钟驱动电路，要求计时精确；②.用开发板上的低7个开关（sw6-sw0），输入倒计时的初始秒数（最大99）；③.用2个数码管以十进制显示当前的倒计时秒值；④.用最高的开关（若开发板开关不够，可以用按键代替

夏澄啊·2024-01-01 02:37

学习笔记1：verilog VGA控制器

大家可以根据B站小梅哥进行学习分辨率为640*480根据行场同步信号需要的各个时间节点。以行扫描进行分析：（场扫描同理）SyncPulse对应HSyncTime时间节点96，即代码中的HS_EndBackPorch对应HBackPorch时间节点40LeftBorder对应HLeftBorder时间节点8此时行数据开始信号即代码中的Hdat_Begin=96+40+8=144即上面序号1.2.3时

夏澄啊·2024-01-01 02:37

学习及反思2：verilog达芬奇VGA彩条显示实验

使用到的：正点原子达芬奇开发板，800*480正点原子液晶屏模块，b站小梅哥视频通过B站小梅哥TFT学习视频，进行部分理解修改使用正点原子显示。反思：正点原子使用的代码中是采用DE模式，DE模式中DE为1，将行场同步信号赋予1。而小梅哥是将行场脉冲信号赋予给行场同步信号即VGA_HSVGA_VS。经过理解，小梅哥代码中的VGA_BLK信号就是DE信号，当像素进行看的见的有效区域（800*480）中

夏澄啊·2024-01-01 02:37

0—基于FPGA(ZYNQ-Z2)的多功能小车

目录1.题目2.题目分析：3.器件使用4.工程文件5.传送门1.题目基于FPGA的多功能小车1、基本要求设计一个多功能的智能小车，通过多传感器的数据融合可以实现智能小车的红外避障、循迹、寻光、红外遥控、

贡橙小白鼠·2024-01-01 02:37

Verilog跑马灯 nexy4ddr

基于小梅哥b站FPGA视频要求：八个Led灯每隔0.05s循环闪烁verilog设计：moduleled_run(inputclk,//时钟100MHZ1/100000000=10nsinputrst_n

夏澄啊·2024-01-01 02:07

verilog设计步进电机

要求：用100MHZ系统时钟设计四相单双八拍步进电机设计代码：//四相单双八拍步进电机moduleStepMotorPorts(inputClk,inputRst_n,inputTurn,//Turn==1为正向转动Turn==0为反向转动outputreg[3:0]StepDrive);//实现250hz的计数reg[18:0]cnt;//为步进电机提供250hz的频率系统时钟100Mhz计数值

夏澄啊·2024-01-01 02:07

Verilog设计数字时钟

目录一、设计要求二、模块总和三、模块设计1.顶层模块2.秒分频模块3.秒计数模块4.分钟分频模块5.分钟计数模块6.小时分频模块7.小时计数模块8.数据分配数码管模块9.数码管显示模块10.管脚约束代码四、引脚分配一、设计要求1.利用NEXYS4DDR开发板设计一款数字时钟，能够正确显示时、分、秒；2.数字时钟为24小时进制；二、模块总和三、模块设计1.顶层模块moduledigital_cloc

夏澄啊·2024-01-01 02:07

基于FPGA的蓝牙遥控，超声波避障，红外循迹的智能小车

闲来无事整个小车玩玩，设想的小车可以有蓝牙模块来控制模式切换，通过发送指令来更改相对应的功能，当避障的时候可以自动规避障碍物，当处于红外循迹时，可以跟随规划的轨迹前线，当手动遥控时可以控制前进后退左右转向停止等功能。先介绍一下使用的红外模块，其上有四个管脚，vcc接电源，gnd接地，D0传输红外线是否被吸收，A0传输模拟信号主要是不同距离输出不同的电压，但是此脚一般可以不接.然后思路就是通过判断D

林中一只虎·2024-01-01 02:37

FPGA——基于Verilog HDL语言的交通信号灯控制系统

1、系统设计要求该交通灯控制器用于主干道与支道公路的交叉路口，要求是优先保证主干道的畅通，因此，设计要求如下。1、平时处于“主干道绿灯，支道红灯”状态，只有在支道有车辆要穿过主干道时，才将交通灯切向“主干道红灯，支道绿灯”，一旦支道无车辆通过路口，交通灯又回到“主干道绿灯，支道红灯”的状态。2、主干道每次通行的时间不得短于1min，支路每次通行的时间不得长于20s，而这两个状态交换过程中出现“主干

陈曦子。·2024-01-01 02:37

Verilog实现交通灯及仿真

要求实现一个简单功能十字路口交通灯功能描述如下：S1状态25s，S2状态5s，S3状态25秒，S4状态5秒一、源代码状态机moduletraffic2(inputclk,inputrst_n,outputreg[2:0]light1,//[green,red,yellow]outputreg[2:0]light2,//[green,red,yellow]output[5:0]count);reg[

bgskip·2024-01-01 02:36

什么是VHDL？一文带你了解VHDL语言

基于FPGA的SOC在嵌入式系统应用越来越广了，比较流行的硬件描述语言有两种VerilogHDL/VHDL，均为IEEE标准。VHDL如果有C语言基础的话就会比较容易上手。

IC修真院·2024-01-01 02:36

数字电路之Verilog红绿灯设计

数字电路之Verilog红绿灯设计一、题目要求二、分析题目三、开始设计四、结果分析五、最后的话写在前面：以下仿真实验设计应用的是XilinxVivado。

No_Lies·2024-01-01 02:05

verilog代码实现模拟交通灯

verilog代码实现模拟交通灯题目要求如下模拟交通灯输入信号：时钟信号clk输出信号：东西向红黄绿灯信号r1、y1、g1以及南北向红黄绿灯信号r2、y2、g2设计要求：1、输出高电平表示相应灯点亮，低电平表示相应灯熄灭

半岛Hantou·2024-01-01 02:35

【FPGA】Verilog：BCD 加法器的实现 | BCD 运算 | Single-level 16 bit 超前进位加法器 | 2-level 16-bit 超前进位加法器

0x00BCD运算在BCD中，使用4位值作为操作数，但由于只表示0到9的数字，因此只使用0000到1001的二进制数，而不使用1010到1111的二进制数（don'tcare）。因此，不能使用常规的2'complement运算来计算，需要额外的处理：如果4位二进制数的运算结果在1010到1111的范围内，需要将6(即0110)，添加到运算结果中。BCD运算例子0x01BCD加法器的实现

柠檬叶子C·2024-01-01 02:34

FPGA平台以太网学习：涉及1G/2.5G Ethernet 和Tri Mode Ethernet MAC两个IP核的学习记录（一）——知识补给

学习不能稀里糊涂，要学会多思考，发散式学习以及总结：FPGA作为一种器件，只是实现目的的一种方法，过度追求实现的技术细节(用hdl还是hls，用啥芯片，用啥接口)容易只见树木不见森林。

FPGA_青年·2024-01-01 02:33

5—基于FPGA(ZYNQ-Z2)的多功能小车—软件设计—蓝牙串口

目录1.蓝牙模块介绍2.UART介绍3.Verilog代码：3.1Uart_RX模块：3.2分频模块：3.3Uart驱动模块3.4Uart控制模块4.总览1.蓝牙模块介绍我使用的是JDY-31蓝牙模块，

贡橙小白鼠·2024-01-01 02:33

Verilog设计交通信号灯

目录一、设计要求二、模块总和三、模块设计1.顶层模块2.分频模块3.计数模块4.状态机模块5.倒计时模块6.数码显示模块7.约束代码四、引脚分配五、板上测试总结一、设计要求1.利用NEXYS4DDR开发板设计一款交通灯控制系统，能够显示红、黄、绿灯；2.交通灯控制系统具有秒表倒计时功能；3.我通过修改led六个分别表示主干道红绿黄和支干道红绿黄4.信号灯设计时间主干道绿灯，支干道红灯30s主干道红

夏澄啊·2024-01-01 02:32

关于使用复旦微procise软件，网卡的MAC被禁怎么办？

笔者在使用复旦微FPGA开发的时候。由于复旦微的软件开发平台procise需要用到license。

sysrst·2023-12-31 20:52

复旦微ZYNQ EMIO控制PL LED

一，复旦微和XILINX对比（我的了解）1，复旦微ZYNQFPGA开发工具是Procise，ARM开发工具是IAR；2，它与xilinxZYNQ不同的是，xilinx移植的是两个ARMCONTEXA9或者高端

寒听雪落·2023-12-31 20:22

西北工业大学计算机组成原理实验报告——verilog后两次

实验要求：掌握CPU流水线执行指令的过程和原理;对CPU流水线的各种冒险问题和解决方法有深入的了解;学习使用VerilogHDL语言实现流水线处理器，并进行调试，使其通过

xjsc01·2023-12-31 20:10

【xdma】 pcie.bar设置

FPGA优质开源项目–PCIE通信xdma两者保持一致FPGA开源项目–PCIEI/O控制卡xdmaPCIe的XDMA应用读写部分分为两种，一种是数据的读写，另一种是配置数据的读写，在数据读写部分，DMA

黄埔数据分析·2023-12-31 20:08

Quartus的Signal Tap II的使用技巧

概述：SignalTapII全称SignalTapIILogicAnalyzer，是第二代系统级调试工具，它集成在QuartusII软件中，可以捕获和显示实时信号，是一款功能强大、极具实用性的FPGA片上调试工具软件

GBXLUO·2023-12-31 20:37

西北工业大学计算机组成原理实验报告——verilog前两次

实验目标掌握单周期CPU执行指令的流程和原理；学习使用verilogHDL语言实现单周期CPU,并通过功能仿真；提高设计实现较复杂硬件系统的能力；激发对硬件设计的兴趣。

xjsc01·2023-12-31 20:35

64点FFT处理器（含verilog源码）（上）

欢迎大家关注我的微信公众号：原文链接：64点FFT处理器（上）前言截止2022年2月15日，中国科学院大学《高等数字集成电路分析及设计》课程终于完结，所以我计划分享几个自己完成的实践作业，供大家交流学习。设计收获对FFT/IFF算法有了清晰的理解因为本设计为结课大作业，所以我进行了比较详细的文档介绍，并在源码中增加了自动化测试脚本，方便读者快速复现。64点FFT处理器设计报告正文一、设计内容

夕文x·2023-12-31 20:31

UVM中factory机制的本质

factory机制本质是对SystemVerilog中new函数的重载，其带来了如下好处：提供新的创建实例的方法：根据类名创建这个类的一个实例。

夕文x·2023-12-31 20:31

快速乘法器的设计（含verilog源码）

设计收获对booth编码，wallace树，超前进位加法器原理有了充分的认识体会到了设计的巧妙性——booth编码后对进位值的处理学会了用verilog编写支持随机对比测试的testbench快速乘法器设计题目

夕文x·2023-12-31 20:01

ASM-HEMT射频建模

注意：第一个模型发布的Verilog-A代码和手册（版本号为101.0.0）可在以下网站上获得：http://iitk.ac.

幻象空间的十三楼·2023-12-31 15:17

【FPGA/verilog -入门学习14】vivado FPGA按键消抖

//led流水1s//1，按键触发变化，上升沿or下降沿，都清除计数//2，当20ms计数到来时，加载一次按键状态，如果中途有按键变化，清除计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg[7:0]led);`defineSIMULATION`ifdefSIMULATIONpar

王者时代·2023-12-31 12:30

【FPGA/verilog -入门学习13】verilog 1s流水灯实验

//led1S实验//使用分屏实验1s计数`timescale1ns/1psmodulevlg_design(inputi_clk,inputi_rest_n,input[7:0]key,outputreg[7:0]led);`defineCNT_1S_DEBUG`ifndefCNT_1S_DEBUGparameterCNT_1S_MAX=1_000_000_000/20-1;`else/*CNT

王者时代·2023-12-31 12:59

【INTEL（ALTERA）】使用HDMI FPGA IP 2.0 TX 和 HDMI FPGA IP RX 2.1时为何 HDMI IP 没有视频输出？

说明由于英特尔®Quartus®Prime专业版软件23.1及更早版本存在问题，将HDMI英特尔®FPGAIP2.0TX和HDMI英特尔®FPGAIP2.1RX集成到设计中时，不会显示HDMI视频输出。

神仙约架·2023-12-31 11:02

【INTEL（ALTERA）】为什么 BurstMin 增强调度在 F-tile Interlaken 英特尔® FPGA IP中没有按预期工作?

说明由于英特尔®Quartus®PrimeProEdition软件22.4及更早版本存在问题，数据包模式的BurstMin增强调度无法在F-tileInterlaken英特尔®FPGAIP中按预期工作。

神仙约架·2023-12-31 11:32

【INTEL（ALTERA）】为什么低延迟以太网 10G MAC 英特尔® Stratix® 10 FPGA IP 设计示例生成完成并出错？

说明由于英特尔®Quartus®Prime专业版软件21.3版本存在问题，无法成功生成低延迟以太网10GMAC英特尔®Stratix®10FPGAIP设计示例。

神仙约架·2023-12-31 11:32

实验九基于FPGA的计数译码显示电路设计

基本任务一：利用FPGA硬件平台上的4位数码管做静态显示，用SW0-3输入BCD码，用SW4-7控制数码管位选m100：frediv：decoder：基本任务二：利用FPGA硬件平台上的4位数码管显示m10

22的卡卡·2023-12-31 08:40

FPGA与DSP的区别（粗略整理）

FPGA与DSP的区别（粗略整理）一、结构特点FPGAa.片内有大量的逻辑门和触发器，多为查找表结构，实现工艺多为SRAMb.可以通过硬件描述语言进行快速设计和改进，能够重复编程c.掉电后一般会丢失原有逻辑配置

Clara_D·2023-12-31 08:39

FPGA和DSP的区别

FPGA与DSPFPGA与DSP的区别（粗略整理）https://blog.csdn.net/clara_d/article/details/82355397ARM,DSP,FPGA三者比较csdn链接

sangba2019·2023-12-31 08:38

「Verilog学习笔记」序列检测器（Moore型）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmoduledet_moore(inputclk,inputrst_n,inputdin

KS〔学IC版〕·2023-12-31 07:38

HI3559AV100和FPGA 7K690T的PCIE接口调试记录

系统主要功能是FPGA采集srio接口过来的图像数据，再通过pcie把数据传递给3559，3559再实现图像数据的存储、AI处理、编码输出等。

雨之小·2023-12-31 07:08

「Verilog学习笔记」十六进制计数器

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale1ns/1nsmodulecounter_16(inputclk,inputrst_n,outputreg

KS〔学IC版〕·2023-12-31 07:08

「Verilog学习笔记」脉冲同步器（快到慢）

专栏前言本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网`timescale100ps/100psmodulepulse_detect(inputclka,inputclkb

KS〔学IC版〕·2023-12-31 07:34

基于AM62x的ARM+FPGA+Codesys低成本软PLC解决方案

GPMC是AM62x、AM64x、AM437x、AM335x、AM57x等处理器专用于与外部存储器设备的接口，如：(1)FPGA器件(2)ADC器件(3)SRAM内存(4)NOR/NAND闪存G

深圳信迈科技DSP+ARM+FPGA·2023-12-31 05:16

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2—基于FPGA(ZYNQ-Z2)的多功能小车—硬件设计—电机驱动模块(TB6612FNG)

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