FPGA硬件设计

基于FPGA的可编程AES加解密IP

ProgrammableAESEncryption/DecryptionIP可编程AES加解密IP可编程AES加解密IP提供了加解密算法功能，兼容美国国家标准与技术研究院（NIST）发布的高级加密标准(AES)：FIPSPUB197。结合FIPS197分组加密算法，可编程AES加解密IP具备5种加密模式：ECB，CBC，CFB，OFB，CTR，全部支持加密和解密功能，兼容美国国家标准与技术研究院（
FPGA IP·2024-01-07 00:43

基于LZO的高性能无损数据压缩IP

LZOAccel-CLZODataCompressionCore/无损数据压缩IPCoreLZOAccel-C是一个无损数据压缩引擎的FPGA硬件实现，兼容LZO2.10标准。
FPGA IP·2024-01-07 00:12

基于FPGA的高性能MD5加密IP

MD5EncryptionIPMD5加密IP完全兼容消息摘要算法MD5的实现。Core可以接收长达2^64-1bits的消息长度，按照512-bit大小对消息进行分块处理，并对不足512-bit的消息结尾进行补位以及消息长度值的添加，计算结果是产生128-bit的消息摘要。Core采用AMBAAXI4-Stream数据接口，非常易于被使用和集成。Core可以脱机、独立运行，释放CPU的数据加密密集
FPGA IP·2024-01-07 00:12

基于FPGA的SATA 3.0 Host 控制器

SATAHostCore可以集成到FPGA中，兼容SATA-1（1.5Gbps），SATA-2（3.0Gbps），SATA-3（6.0Gbps）工业级接口标准，为SATA设备提供一种高效且易于使用的接口
FPGA IP·2024-01-07 00:42

Vivado IP核之浮点数乘除法 Floating-point

目录前言一、浮点数乘除法示例二、Floating-pointIP核配置步骤1.乘法器配置2.除法器配置三、仿真1.顶层代码2.仿真代码四、仿真结果分析总结前言随着制造工艺的不断发展，现场可编程逻辑门阵列（FPGA
迎风打盹儿·2024-01-06 19:14

FPGA-VHDL-竞赛抢答器设计（平台实现）-2023

题目四：竞赛抢答器设计（平台实现）★抢答器的输入路数为8路；(8位二进制输入)当主持人宣布开始（拨下A7键时为有效），抢答时当某一方先按下按键，其他键则失效；用一个数码管显示抢中的路编号，并开始进行60秒倒计时（用两个数码管显示），时间到用一指示灯进行闪烁提示；A7键回位后，进行下一轮抢答。重要的事情说三遍：可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的同学！可以参考，不要伤害认真做的
-芒果酱-·2024-01-06 16:59

【SIP与PTT同步互斥设计】

SIP会话需要和应急指挥平台（sip服务端）进行通话，PTT对讲是多个设备端能够互相进行对讲，硬件设计只使用了一个话咪。目前需要解决的问题是两个业务功能互不干扰。
相望@于江湖·2024-01-06 13:31

【LabVIEW FPGA入门】创建第一个LabVIEW FPGA程序

本教程仅以compactRIO（FPGA-RT）举例1.系统配置1.1软件安装FPGA-RT1.LabVIEWDevelopmentSystem(FullorProfessional)2.LabVIEWReal-TimeModule3
東方神山·2024-01-06 11:51

linux驱动-poll使用笔记

前言一个项目中使用了赛灵思的FPGA,需要fpga这边和arm这边进行数据通讯,通讯方式使用的是一段fpga和arm共享的ddr内存,把这块内存做了一个fifo,并通过中断出发,我在arm这边实现一个驱动来接收处理中断
zhangbin-eos·2024-01-06 11:20

大一，如何成为一名fpga工程师?

3、掌握FPGA设计流程/原理（推荐教材：FPGA权威指南、AlteraFPGA/CPLD设计、IP核芯志-数字逻辑设计思想、静态时序分析、嵌入式逻辑分析仪等），4、常用的协议（ARP协议、udp协议、
宸极FPGA_IC·2024-01-06 11:18

【紫光同创国产FPGA教程】——（PGL22G第二章）键控流水灯实验例程

www.meyesemi.com)适用于板卡型号：紫光同创PGL22G开发平台（盘古EU22K）一：盘古EU22K开发板简介盘古EU22K开发板共有11个翠绿LED灯，其中1个是电源指示灯（POWER）；2个是FPGA
小眼睛FPGA·2024-01-06 11:17

使用STM32的定时器和PWM实现LCD1602的背光控制

连接方式可以根据实际硬件设计来确定。以
嵌入式杂谈·2024-01-06 10:32

高速大面阵相机数据采集传输带宽分析与随笔

高速相机从CMOS读取数据，到FPGA进行处理，通过高速收发器GT系列，进行大数据量的传输，最后通过传输接口将数据转移到计算机。这里面传输数据量的瓶颈就是相机对外的传输接口
小海盗haner·2024-01-06 07:36

【心得杂记】简单聊聊限制高速面阵相机性能的因素

高速相机主要包括的核心部件有：CMOS、FPGA、传输接口。CMOS目前，CMOS国外和国内的厂商都很给力，基本也是看市场需求。最近接触的面阵相机，用的最多的就是长光辰芯Gpixel的CMOS。
小海盗haner·2024-01-06 06:33

STM32F4 IAP升级 Bootloader程序+上位机下载程序源码

目录一、硬件设计二、软件设计三、上位机设计四、IAP说明五、下载验证资料下载地址：STM32F4IAP升级Bootloader程序+上位机下载程序源码一、硬件设计升级下载程序采用外部硬件触发的方式。
森旺电子·2024-01-06 05:40

小梅哥Xilinx FPGA学习笔记20——无源蜂鸣器驱动设计与验证（音乐发生器设计）

目录一：章节导读二：无源蜂鸣器驱动原理三：PWM发生器模块设计3.1PWM发生器模块框图3.2PWM发生器模块接口功能描述3.3PWM波生成设计文件代码3.4测试仿真文件3.5测试仿真结果3.6板级调试与验证之顶层文件设计四：基于PWM波的音乐发生器设计4.1“天空之城”乐谱4.2get_pitch模块的代码4.3rom配置4.4coe文件4.5顶层文件设计4.6仿真验证代码4.7仿真结果4.8板
都教授_·2024-01-06 04:39

小梅哥Xilinx FPGA学习笔记21——IP核之RAM实验

目录一:RAM简介1.1存储器的分类二：单端口ram配置2.1单端口RAM的框图2.2RAMIP核配置2.3RAM读写模块设计2.4顶层模块设计2.5仿真测试文件代码2.6仿真结果三：伪双端口配置（小梅哥）3.1伪双端口框图3.2详细配置流程图3.2激励文件设计代码3.3仿真结果四：伪双端口配置（正点原子）4.1RAM写模块设计4.2RAM读模块设计4.3顶层文件设计4.4仿真文件4.5仿真结果一
都教授_·2024-01-06 04:07

MATLAB/simulink HDLCoder生成DDS quartus项目

文章目录前言一、什么是HDLCoder二、使用步骤1.搭建simulink模型2.HDLCoder使用总结前言为了提升FPGA学习过程的生活品质，在此记录一下使用simulink搭建模型以后直接使用HDLCoder
萨文 摩尔杰·2024-01-05 23:42

Simulink HDL Coder FPGA初级开发实践（三） 按键消抖

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:11

Simulink HDL Coder FPGA初级开发实践（一） LED呼吸灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

Simulink HDL Coder FPGA初级开发实践（二） LED流水灯

前言：本栏目除特别说明以外，均采用的黑金AX7103开发板，该开发板时钟频率为200M，并且是双端时钟，因此在每个项目中都有一段原语将双端时钟变成200MHz的单端时钟。文章仅作为学习记录，如有不足请在评论区指出，博主不会对各位的问题作出解答，请谅解。博主深知网络上关于HDLCoder的资料十分稀少，特别是中文资料几乎没有，并且官方给出的例子大多挺难不适合入门，因此将自己摸索的过程记录下来，希望给
肆拾伍·2024-01-05 23:10

★教程4:FPGA/MATLAB/Simulink联合应用开发入门与进阶X例——目录

更全面的介绍FPGA，MATLAB，Simul
fpga和matlab·2024-01-05 23:39

★教程4:FPGA/MATLAB/Simulink联合应用开发入门与进阶X例——前言

从事MATLAB算法仿真工作15年，从事FPGA系统开发工作12多年。擅长解决各种算法仿真、建模、通信、图像处理、AI、智能控制等。
fpga和matlab·2024-01-05 23:38

【INTEL（ALTERA）】Nios V 处理器 英特尔 FPGA IP 在执行 IP 升级时遇到错误 （20327）？

说明在运行Nios®V处理器英特尔®FPGAIP从PrimePro软件21.3或21.4英特尔®Quartus®版进行升级时，英特尔®Quartus®PrimePro软件22.1版可能会出现此问题。
神仙约架·2024-01-05 21:54

2020-01-13硬件设计语言版本更新与Vivado 2018.3支持

VHDL和verilog是两种国际公认的硬件编程语言，版本更替如下：IEEEStd1364-2001_IEEEStandardforVerilogHardwareDescriptionLanguage=>IEEEStd1364-2005_IEEEStandardforVerilogHardwareDescriptionLanguage=>IEEEStd1800-2009_IEEEStandardf
az1981cn·2024-01-05 19:31

硬件工程师面试题解析与深入探讨

第二部分：电子设计和电路板设计2.1请解释什么是电路板（PCB）以及其在硬件设计中的作用。在
若忘即安·2024-01-05 16:58

Xilinx(AMD) vivado软件IP核及license许可文件简介

1概述Vivado软件作为Xilinx(AMD)FPGA器件重要的开发设计软件，包含了功能丰富IP核。
MmikerR·2024-01-05 16:42

LV.13 D7 交叉编译工具链 学习笔记

一、交叉编译1.1编译原理机器码（二进制）是处理器能直接识别的语言，不同的机器码代表不同的运算指令，处理器能够识别哪些机器码是由处理器的硬件设计所决定的，不同的处理器机器码不同，所以机器码不可移植汇编语言是机器码的符号化
djjyy·2024-01-05 15:20

基于51单片机电子秒表倒计时器proteus仿真 汇编程序 数码管显示LCD1602显示

硬件设计附：http://www.jh-tec.cn/archives/7292电路图1：数码管显示；时间清零；启动计时；暂定计时；继续计时；电路图2程序设计TLOWEQU78HTHIGHEQU0ECHLED_WEI_ProEQU0f0H
Question-7·2024-01-05 13:09

SysML：系统建模语言在复杂系统设计中的应用

目前，SysML已经广泛应用于各个领域，如软件开发、硬件设计和制造、航空航天等。二、SysML的基本概念和原理在SysML中，模型是核心概念之一。模
tester Jeffky·2024-01-05 13:37

FPGA 查找表的用途和内部功能

翻译自LUTsFPGA及其内部架构查找表(LUT)概述使用LUT实现逻辑函数情况1：输入变量的数量等于LUT输入的数量情况2：输入变量的数量大于LUT输入的数量情况3：输入变量的数量小于LUT输入的数量
疯狂的泰码君·2024-01-05 11:09

FPGA - 240102 - FPGA期末速成

TAG-FPGA、期末、速成FPGA、期末、速成FPGA、期末、速成//–习题1–//CPLD（ComplexProgrammableLogicDevice）是ComplexPLD的简称，一种较PLD为复杂的逻辑元件
乐意奥AI·2024-01-05 11:05

基于 Makefile 的 FPGA 构建系统

文章目录1.介绍2.Makefile基本使用2.1更通用例子3.Vivado提供的命令行工具3.1TCL脚本介绍与基本使用3.1.1变量与替换3.1.2控制结构与过程3.2在vivado中使用tcl脚本3.2.1创建并初始化vivado工程3.2.2对设计文件进行综合3.2.3实现与布局布线3.2.4生成bit文件和ltx可调试文件4.通过Makefile生成tcl脚本4.1最终目标4.2生成bi
qq_36525177·2024-01-05 11:34

Quartus II 13.1的安装及使用

FPGA开发环境有Xilinx公司的ISE（目前已停止更新），VIVADO；因特尔公司的QuartusII；ASIC开发环境有Synopsys公司的VCS；很多人也在用IcarusVerilog和GTKwave
lbaihao·2024-01-05 09:05

FPGA高端项目：6G-SDI 视频编解码，提供工程源码和技术支持

目录1、前言免责声明2、相关方案推荐我这里已有的GT高速接口解决方案我目前已有的SDI编解码方案3、设计思路和框架设计框图GV8601A均衡EQGTX时钟要求GTX调用与控制SMPTEUHD-SDISMPTEUHD-SDI接收SMPTEUHD-SDI发送6G-SDI接收数据处理发送数据彩条GV8500增强驱动6G-SDI视频发送输出4、vivado工程详解5、工程移植说明vivado版本不一致处理
9527华安·2024-01-05 06:14

FPGA高端项目：纯verilog的 UDP 协议栈，提供11套工程源码和技术支持

目录1、前言免责声明更新说明2、相关方案推荐我这里已有的以太网方案本协议栈的千兆网UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手网络PHYIDELAYE源语MAC层AXI4-StreamFIFOUDP协议栈IP地址修改UDP数据回环总体代码架构5、工程源码-1详解6、
9527华安·2024-01-05 06:13

FPGA高端项目：纯verilog的 10G-UDP 高速协议栈，提供7套工程源码和技术支持

目录1、前言免责声明更新说明2、相关方案推荐我这里已有的以太网方案本协议栈的千兆网UDP版本1G千兆网TCP-->服务器方案1G千兆网TCP-->客户端方案10G万兆网TCP-->服务器+客户端方案3、该UDP协议栈性能4、详细设计方案设计架构框图网络调试助手GT资源使用GTH--10GBASE-R*协议使用10GEthernetPCS/PMA(10GBASE-R/KR)协议使用GTY--10GB
9527华安·2024-01-05 06:09

嵌牛3

姓名李泽浩学号21181214372学院广州研究院转载自https://blog.csdn.net/FPGADesigner/article/details/88748846【嵌牛导读】本文是关于udpsendto
李泽浩·2024-01-05 03:06

【ZYNQ】教你用 Vivado HLS 快速设计一个 IP

Xilinx推出的VivadoHLS工具可以直接使用C、C++或SystemC来对Xilinx系列的FPGA进行编程，从而提高抽象的层级，大大减少了使用传统RTL描述进行FPGA开发所需的时间。
Hello阿尔法·2024-01-04 23:21

PCI Verilog IP 设计

设计目的是为了提供基于源码的PCIIP，这样硬件就不必受限于某一个FPGA型号，也方便ASIC迁移。
Hello-FPGA·2024-01-04 19:15

XILINX_IP核_DMA

DMACR:DMA控制寄存器DMASR:DMA状态寄存器在Xilinx的产品中有硬核DMA和软核DMA之分，如ZYNQ系列的板卡中包含PS模块即arm，是存在硬核DMA的，硬核DMA的传输速度不如PL端FPGA
victor-f·2024-01-04 19:15

xilinx dma 程序

XilinxDMA程序是一个为Xilinx器件(如FPGA)开发的数据传输程序。
金刚廉神兽·2024-01-04 19:15

ZYNQ 核心板 底板 开源啦！

Hello-FPGAZYNQ设计开源啦！
Hello-FPGA·2024-01-04 19:15

Hello-FPGA CoaXPress 2.0 FPGA HOST IP Core PCIe Demo User Manual

目录1说明42设备连接73VIVADOFPGA工程84调试说明9图1‑1资料目录4图1‑2VIVADO工程目录结构5图1‑3VS软件工程目录5图1‑4CXPHOSTPCIeBlockDesign5图1‑
Hello-FPGA·2024-01-04 19:45

CoaXPress HOST IP Core Microblaze Standalone Demo

目录Hello-FPGACoaXPress2.0HostFPGAIPCoreDemo41说明42设备连接53VIVADOFPGA工程64SDK工程9图1‑1VIVADO工程目录结构4图1‑2SDK工程目录结构
Hello-FPGA·2024-01-04 19:45

CoaXPress 2.0 FPGA 4 Channel Host and Device FMC Card User Manual

Hello-FPGACoaXPress2.0FMCCardUserManual41CoaXPress简介42CoaXPress4RFMC52.1硬件特性52.2框图说明72.3电源监测83CoaXPress4TFMC93.1
Hello-FPGA·2024-01-04 19:44

【Xilinx DMA】Xilinx FPGA DMA介绍

DMA(DirectMemoryAccess直接内存访问)可以在不受CPU干预的情况下，完成对内存的存取。在PS和PL两端都有DMA，其中PS端的是硬核DMA，而PL端的是软核DMA。如何选用这两个DMA呢？如果从PS端的内存DDR3到I/O、DDR3、OCM，少量的数据传输就用PS端的DMA；而对于大量数据的搬运，内存DDR3到PL的软核AXIDMA，并且用HP接口以达到高速传输的效果，但是其缺
Linest-5·2024-01-04 19:44

Xilinx DMA的几种方式与架构

DMA是directmemoryaccess，在FPGA系统中，常用的几种DMA需求：1、在PL内部无PS（CPU这里统一称为PS）持续干预搬移数据，常见的接口形态为AXIS与AXI，AXI与AXI；2
Hello-FPGA·2024-01-04 19:13

Intel MediaSDK

硬件加速是指通过显卡，FPGA等硬件进行视频编解码，由于硬件有专门优化，所以性能高，能耗低，非硬件加速编解码是指通过CPU进行视频编解码，性能就没那么高（虽然有相关CPU指令优化），由于视频编解码计算量很大
gykimo·2024-01-04 15:45

51单片机串口通信

通信的基本概念2、51单片机串口介绍2.1、串口通信简介2.2、串口内部结构2.3、串口通信寄存器SCONPCON2.4、串口工作方式3、串口使用方法3.1、硬件3.2、通信协议RS2323.3、串口初始化4、硬件设计
奶茶拌火锅·2024-01-04 15:16
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