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Verilog学习系列
牛客网刷题-(11)
个人主页:Aileen_0v0系列专栏:PYTHON
学习系列
专栏"没有罗马,那就自己创造罗马~"目录(1)输出1-100的所有奇数(2)计算输入6个数字中正数的个数(3)递增序列(4)PUM(1)输出1
Aileen_0v0
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2023-11-05 06:06
python学习
python
前端
javascript
quartusii 使用ModelSim do文件实现仿真（
Verilog
）
QuartusII从9.1之后的版本都已经取消了内部自带的仿真器，都需要借助第三方仿真软件比如Modelsim才能实现仿真。一般在进行代码编写的时候，如果结合功能仿真，可以很快的验证代码实现的逻辑是否满足要求。所以熟练使用Modelsim也是逻辑工程师必须掌握的一个技能。由于Modelsim可以支持命令行的方式，通过创建do文件，可以集成多个可执行的命令。那么对于前期一边编写代码，一边进行功能仿真
weixin_34409703
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2023-11-05 03:46
ModelSim 仿真流程 实践总结
1建立库并映射在modelsim中，任何使用VHDL、
Verilog
msgoc
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2023-11-05 03:45
FPGA/CPLD
modesim
verilog
仿真验证基本流程（新建工程方式）
文章目录环境搭建一、在modelsim里创建一个新的工程二、新建
verilog
设计文件及仿真激励文件三、仿真结果本文演示如何使用modelsim新建工程进行功能仿真。
zuoph
·
2023-11-05 03:44
verilog语言
fpga开发
——编写
verilog
文件并查看仿真波形
本篇记录如何独立的使用Modelsim进行仿真，便于之后查看。Modelsim独立仿真的步骤:创建工作文件夹——编译设计文件——导入及运行仿真——调试结果具体的：1、新建一个工程指定工程名称、路径和默认库名称。一般情况下，设定DefaultLibraryName默认库名称为work。指定的名称用于创建一个位于工程文件夹内的工作库子文件夹。选择.ini文件可以映射库设置，或者将其直接拷贝至工程中。设
Fighting_FPGA
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2023-11-05 03:44
FPGA图像处理及仿真测试
fpga开发
功能测试
【FPGA教程1】
Verilog
基础语法
Verilog
基础语法1.常用关键字/保留字模块moduleendmodule输入输出信号inputoutputinout变量wirereg参数parameterlocalparam常数赋值alwaysassign
庚_
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2023-11-05 03:29
fpga开发
hdlbits系列
verilog
解答（always块if语句2）-32
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述常见的错误来源：如何避免锁存器在设计电路时，首先要考虑电路：我想要这个逻辑门我想要一个具有这些输入并产生这些输出的组合逻辑我想要一个组合逻辑
zuoph
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2023-11-04 21:47
verilog语言
fpga开发
【芯片设计- RTL 数字逻辑设计入门 2 - vcs 及 verdi 使用介绍】
1.2VCS波形生成及查看1.2.1verdi命令介绍1.2.2verdi波形查看上篇文章：芯片设计-RTL数字逻辑设计入门1-Linux环境下VCS与Verdi联合仿真1.1VCS编译环境VCS全称是
Verilog
CompilerSimulator
CodingCos
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2023-11-04 20:23
芯片设计
RTL
数字逻辑设计扫盲
fpga开发
verdi
DUMP_FSDB
vcs
fsdb
fsdbDumpvars
verdi -ssf
verilog
.vf打开多个波形，有的信号显示不完整
在使用verdi-ssf
verilog
.vf打开波形的时候，有的信号的波形会显示不完整，如下图所示前面的一段信号是空的，显示不出来。
甲六乙
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2023-11-04 20:51
EDA
Verdi
verdi
eda
芯片验证
Verilog
学习--端口
端口端口是模块与外界交互的接口，对外部环境而言，模块内部是不可见的，对模块的调用只能通过端口连接进行端口基本语法约定端口必须被声明端口声明不可重复端口声明既可在端口列表内也可在列表外模块间的数据只能通过端口进行端口声明根据端口的方向，端口类型有3种：输入（input）、输出（output）和双向端口（inout）input和inout只能是wire型output既可以是wire也可以是reg需要保
行走的BUG永动机
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2023-11-04 20:48
verilog
「
Verilog
学习笔记」奇偶校验
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析通常所说的奇偶校验：奇校验：对输入数据添加1位0或者1，使得添加后的数包含奇数个1；比如100，有奇数个1
正在黑化的KS
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2023-11-04 19:56
Verilog学习笔记
Verilog
「
Verilog
学习笔记」异步复位的串联T触发器
专栏前言本专栏的内容主要是记录本人学习
Verilog
过程中的一些知识点，刷题网站用的是牛客网分析这道题目里我们有两个需要明确的点：1.什么是异步复位2.什么是串联的T触发器关于第一个点，可以看我的这篇文章
正在黑化的KS
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2023-11-04 19:26
Verilog学习笔记
Verilog
英伟达开发板
学习系列
----Ubuntu18.04 系统备份
NX系统备份（Ubuntu18.04）备份前，先确认：1.你当前的存放镜像的位置空间大小足够备份2.依赖环境为Ubuntu18.04.查看系统版本命令：lsb_release-a一、将nx环境制作成镜像，进行备份使用指令查看要备份的SD卡的磁盘盘符：sudofdisk-l一般情况下/dev/sdb*（有的是/dev/sda*）就是本地的SD卡（如果你没接入其他移动硬盘之类的干扰项目的话）这里可以看
wqm-story027
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2023-11-04 18:17
Jetson
Xavier
nx
系列
学习
linux
ubuntu
20220421 变现学院7天营 D2 ~~通过时间杠杆实现十倍速成长
我见：嘉宾分享1锦程老师使2000+人受益的高效学习教练、帮助120+人在职务晋升、职称评定、专家评选方面实现成长，开发了高效
学习系列
课程近百场企业专门培训的企业高级培训师，变现学院明星导师------
爱玩滑板的Cici
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2023-11-04 11:17
Verilog
函数和任务
文章目录一、函数和任务简介二、
Verilog
函数function三、
Verilog
任务task四、函数vs任务4.1automatic修饰4.2函数vs任务4.2.1共同点4.2.2不同点一、函数和任务简介在
暴风雨中的白杨
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2023-11-04 08:22
FPGA
fpga
verilog
Verilog
Testbench获取时钟沿
Verilog
Testbench获取时钟沿@(posedgeclk);//延迟10个周期repeat(10)@(posedgeclk);
暴风雨中的白杨
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2023-11-04 08:21
FPGA
fpga
fpga开发
FPGA实现HDMI转LVDS视频输出，纯
verilog
代码驱动，提供4套工程源码和技术支持
目前我这里已有的图像处理方案3、本LVDS方案的特点4、详细设计方案设计原理框图视频源选择静态彩条IT6802解码芯片配置及采集ADV7611解码芯片配置及采集silicon9011解码芯片配置及采集纯
verilog
9527华安
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2023-11-04 06:32
菜鸟FPGA图像处理专题
fpga开发
音视频
HDMI
LVDS
verilog
FPGA实现LVDS视频输出，纯
verilog
代码驱动，提供2套工程源码和技术支持
8bitLVDS6、vivado工程2：双路8bitLVDS7、工程移植说明vivado版本不一致处理FPGA型号不一致处理其他注意事项8、上板调试验证9、福利：工程代码的获取FPGA实现LVDS视频输出，纯
verilog
9527华安
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2023-11-04 06:02
菜鸟FPGA图像处理专题
fpga开发
LVDS
verilog
串口通信代码整合1
系列专栏：CSDN-单片机串口通信
学习系列
>我的格言是：“尽最大努力，做最好的自己！要转载，请提前告知！！！版权声明：本文为CSDN博主「日月同辉，与我共生」的原创文
@日月同辉,与我共生
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2023-11-03 23:55
单片机基础
单片机串口通信
单片机
嵌入式硬件
UART通信
代码整合
发送数据
FPGA驱动LCD1602（IIC）
Verilog
代码（四）------ 顶层模块
一、概述顶层模块就是例化lcd初始化模块和写命令/数据模块，然后把两个模块连接起来就完成了先贴一下最后实现的效果图顶层模块代码如下二、
Verilog
代码modulelcd_drive(inputclk,
努力向前的小徐
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2023-11-03 18:08
FPGA学习
fpga开发
verilog
python
verilog
顶层连线_FPGA中顶层模块与各子模块之间的连接线类型
顶层模块：mix_modulemodulemix_module(CLK,RSTn,Flash_LED,Run_LED);inputCLK;inputRSTn;outputFlash_LED;output[2:0]Run_LED;/**********************************///wireFlash_LED;//regFlash_LED;flash_moduleU1(.CLK
weixin_39736934
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2023-11-03 18:05
python
verilog顶层连线
FPGA
Verilog
基本语法及模块说明
文章目录1.FPGA
Verilog
基本语法及其说明（附）assign/always语法格式2.模块（module）2.1模块简介2.2模块结构2.3模块解析2.3.1端口定义2.3.2参数定义2.3.3
Zz小叔
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2023-11-03 18:01
fpga开发
#()的用法【FPGA】
在
Verilog
中，#()是一个参数化的模块声明，用于定义模块的参数。这些参数可以在模块实例化时被传递，以便在模块内部使用。#()中的参数可以是数字、字符串或其他参数化模块。
cfqq1989
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2023-11-03 18:26
FPGA
fpga开发
顶层模块【FPGA】
在
Verilog
中，顶层模块是整个设计的最高层次，它包含了所有其他模块和子模块。顶层模块定义了整个设计的输入和输出端口，以及各个子模块之间的连接方式。
cfqq1989
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2023-11-03 18:18
FPGA
fpga开发
深度
学习系列
-数据集介绍
MNIST深度学习领域的“HelloWorld!”，入门必备!MNIST是一个手写数字数据库，它有60000个训练样本集和10000个测试样本集，每个样本图像的宽高为28*28。此数据集是以二进制存储的，不能直接以图像格式查看，不过很容易找到将其转换成图像格式的工具。最早的深度卷积网络LeNet便是针对此数据集的，当前主流深度学习框架几乎无一例外将MNIST数据集的处理作为介绍及入门第一教程，其中
飞天小小猫
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2023-11-03 17:05
hdlbits系列
verilog
解答（优化32位加法器）-27
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述行波进位加法器（参见前一个练习）的一个缺点是，加法器计算执行的延迟（在最坏的情况下，从最初进位开始）相当慢，并且第二级加法器在第一阶段加法器完成之前无法开始计算其执行
zuoph
·
2023-11-03 15:36
verilog语言
fpga开发
机器学习线性回归算法实验报告_机器
学习系列
4：线性回归的梯度下降算法
之前我们已经学过了线性回归、代价函数和梯度下降，但是他们就像一个人的胳膊和腿，只有组合在一起才会成为一个「完整的人」，这个「完整的人」就是一个机器学习算法，让我们一起来学习第一个机器学习算法吧。这个机器学习算法叫做线性回归的梯度下降算法(GradientDescentForLinearRegression)，还记得我们学过的线性回归函数、代价函数和梯度下降算法吗?如果忘记了，让我们一起来回忆一下，
weixin_40004960
·
2023-11-03 14:04
机器学习线性回归算法实验报告
Verilog
Tips 1:TestBench编写注意事项【concurrent assignment to a non-net ‘xxxx‘ is not permitted】解决
一个案例：待测试模块输入输出为：TestBench测试文件为：一仿真，报错concurrentassignmenttoanon-net‘xxxx’isnotpermitted原因分析：对于待测试模块的输出“dout_7888”，在编写测试文件的时候，不能将与之交联的“dout_7888”定义为reg型，须改为wire型。对于模块中的输出来说即，不能以TestBench中的reg型赋值给被测模块作为
奇点FPGA
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2023-11-03 09:55
Verilog
Tips
verilog
fpga
FPGA、vivado、
Verilog
使用过程中的一些问题记录
1.关于做仿真的报错今天在写完测试文件做仿真时出现以下错误：[VRFC10-529]concurrentassignmenttoanon-netright_a1isnotpermitted[“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37]经查找发现：不管子模块本身的输出是wire型还是reg型
天津大学微电子小学生
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2023-11-03 09:25
vivado
FPGA
【
verilog
】vivado报错： syntax error near non-printable character with the hex value“0xa3“
【vivado】syntaxerrornearnon-printablecharacterwiththehexvalue"0xa3"写作时间：2021-03-17目录：1.问题现象2.解决方法3.总结正文：1.问题现象：报错，如下图：这句英文的意思是：语法报错，使用了不合法的字符。=并不是逻辑的问题，先放心，英文已经说的很明白了。2.解决方法：仔细查查了，原来是冒号“：”的中文书写与英文的有一点不
三青山上种萝卜
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2023-11-03 09:53
FPGA
vivado
syntax
error
vivado报错信息学习过程更新
verilog
调试过程1.先进入tools进行windowpreference进行变量地址显示1——>22.从信号报错的先后/因果找3.先找tb的错误到例化模块的错误，因为信号是从tb到模块中3.例化模块中使用
WATER_X
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2023-11-03 09:52
verilog
学习
fpga开发
vivado 报错之procedural assignment to a non-register result is not permitted“
在
Verilog
中，当使用always块时，其中的赋值操作应该只用于寄存器类型的变量，比如reg类型。非寄存器类型的信号（比如wire）不能在always块内进行赋值。
JNU freshman
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2023-11-03 09:52
vivado
fpga开发
vivado
IDEA 中配置GIT环境
GIT环境前言一、配置GIT忽略文件二、IDEA中配置GIT三、在项目中配置GIT四、开始使用在IDEA中GIT五、IDEA中GIT的版本切换六、IDEA创建分支七、IDEA中切换分支八、合并分支GIT
学习系列
文章目录前言
浅学小久
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2023-11-03 07:56
Git学习
intellij-idea
git
github
1024程序员节
Prometheus
学习系列
（十三）之配置解析
Prometheus通过命令行标志和配置文件进行配置。虽然命令行标志配置了不可变的系统参数（例如存储位置，保留在磁盘和内存中的数据量等），但配置文件定义了与抓取作业及其实例相关的所有内容，以及哪些规则文件载入。要查看所有可用的命令行参数，执行./prometheus-hPrometheus可以在运行时重新加载其配置。如果新配置格式不正确，则不会应用更改。通过向Prometheus进程发送SIGHU
飞雪K
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2023-11-03 06:55
初步了解FPGA中的HLS
与VHDL/
Verilog
有什么关系?HLS是什么？
饿丸
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2023-11-03 05:49
嵌入式
FPGA
hls
FPGA基础之HLS
FPGA基础之HLS目录一、HLS基本知识简述1、HLS简介2、IntelHLS的编译器3、HLS相关知识概念4、HLS属于研究重点原因二、HLS技术认识1、与VHDL/
Verilog
关系2、关键技术问题
兄弟抱一下~
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2023-11-03 05:17
FPGA
HLS
串口通信(7)判断数据帧头来接收一串数据
系列专栏：CSDN-单片机串口通信
学习系列
>我的格言是：“尽最大努力，做最好的自己！要转载，请提前告知！！！版权声明：本文为CSDN博主「日月同辉，与我共生」的原创文
@日月同辉,与我共生
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2023-11-03 04:52
单片机基础
单片机串口通信
单片机
嵌入式硬件
学习
串口通信(一)-通信理论及相关参数
系列专栏：CSDN-单片机
学习系列
>我的格言是：“尽最大努力，做最好的自己！版权声明：本文为CSDN博主「日月同辉，与我共生」的原创文章，CSDN独一份。目录一、串口
@日月同辉,与我共生
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2023-11-03 04:51
单片机串口通信
学习方法
单片机
笔记
1024程序员节
学习
串口通信(5)-一串固定长度数据的接收
系列专栏：CSDN-单片机串口通信
学习系列
>我的格言是：“尽最大努力，做最好的自己！要转载，请提前告知！！！版权声明：本文为CSDN博主「日月同辉，与我共生」的原创文
@日月同辉,与我共生
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2023-11-03 04:51
单片机基础
单片机串口通信
单片机
嵌入式硬件
串口通信(6)应用定时器中断+串口中断实现接收一串数据
系列专栏：CSDN-单片机串口通信
学习系列
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@日月同辉,与我共生
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2023-11-03 04:51
单片机串口通信
单片机基础
单片机
嵌入式硬件
学习
学习方法
单片机知笔记合集（2）进制基础
系列专栏：CSDN-单片机
学习系列
>我的格言是：“尽最大努力，做最好的自己！版权声明：本文为CSDN博主「LCD-执棋困局」的原创文章，CSDN独一份。1.进制基础1.1位权计算位权与进制有关。位
@日月同辉,与我共生
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2023-11-03 04:21
单片机基础
学习
单片机
c语言
笔记
1024程序员节
串口通信(8)串口中断“边接收边解析数据“的通信程序
系列专栏：CSDN-单片机串口通信
学习系列
>我的格言是：“尽最大努力，做最好的自己！要转载，请提前告知！！！版权声明：本文为CSDN博主「日月同辉，与我共生」的原创文
@日月同辉,与我共生
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2023-11-03 04:18
单片机串口通信
单片机基础
单片机
嵌入式硬件
串口通信
原理分析
学习
认真
学习系列
：操作系统——视频+读书笔记
此笔记分为两部分，上部分是B站操作系统考研课程的知识点总结，包括：概述、进程与线程、处理机调度算法、进程同步、内存管理、文件管理、IO管理，共7部分。下部分是阅读《现代操作系统》这本书的知识点总结，包括：引论、进程与线程、存储管理、文件系统、IO、死锁、多媒体、多处理机、安全，共9部分。一、操作系统的结构1、五大组成：计算机硬件系统由运算器、控制器、存储器、输入设备、输出设备组成五大组成详解：运算
zhaot1993
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2023-11-02 23:05
从零开始学计算机基础
操作系统
分布式计算
java
控制器
mooc
最速下降法极小化rosenbrock函数 代码_机器
学习系列
（四）—— 梯度下降
梯度下降梯度下降(GradientDescent)是求解机器学习模型参数最常用的方法之一，我们的《机器
学习系列
》前几章已经提到了梯度下降，并对此进行了简单描述。
weixin_39771969
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2023-11-02 22:02
代码
机器学习中为什么需要梯度下降
梯度下降参数不收敛
hdlbits系列
verilog
解答（加减法器）-28
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述可以通过将其中一个输入变为负来从加法器构建加法器-减法器，这相当于将其输入反相然后加1。
zuoph
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2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块2）-30
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述对于硬件综合，有两种类型的always相关块：Combinational:always@(*)--组合逻辑Clocked:always@
zuoph
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2023-11-02 22:05
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块）-29
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述由于数字电路由用网线连接的逻辑门组成，因此任何电路都可以表示为模块和赋值语句的某种组合。然而，有时这不是描述电路的最方便方式。
zuoph
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2023-11-02 22:35
verilog语言
fpga开发
hdlbits系列
verilog
解答（always块if语句）-31
文章目录一、问题描述二、
verilog
源码三、仿真结果一、问题描述if语句通常创建一个2对1多路复用器，如果条件为true，则选择一个输入，如果条件为false，则选择另一个输入。
zuoph
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2023-11-02 21:23
verilog语言
fpga开发
改善深层神经网络_优化算法——带修正偏差的指数加权平均
优化算法：指数加权平均在学习吴恩达的深度
学习系列
课程，优化算法部分，权重更新部分讲到指数加权平均，查找到下面博文。此博文看配图，举例，也是吴恩达课程的总结，故此转载。
qiling0102
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2023-11-02 18:00
计算机学习
C#
学习系列
之静态成员和静态类
C#
学习系列
之静态成员和静态类啰嗦静态成员静态类总结啰嗦基础学习静态成员带有标识为static的字段、方法、属性、构造函数、事件就是静态成员。
arriettyandray
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2023-11-02 17:43
c#
学习
开发语言
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