xilinx；第35页

Win10 专业版64位系统无法使用ISE软件64位版本的解决办法

具体方法如下：依次打开以下目录：1.安装目录：\Xilinx\14.7\ISE_DS\ISE\lib\nt64找到libPortability.dll并将其重命名为libPortabili

sichegyoung·2020-08-16 20:45

Xilinx-PYNQ_Z2系列-学习笔记（13）：在PYNQ-Z2上安装Keras/Tensorflow 库的方法

Xilinx-PYNQ_Z2系列-学习笔记（13）：在PYNQ-Z2上安装Keras/Tensorflow库的方法PYNQ-Z2开发板是PYNQ开源框架的硬件平台。

赵小琛在路上·2020-08-16 20:48

Xilinx-PYNQ_Z2系列-学习笔记（11）：自定义overlay

Xilinx-PYNQ_Z2系列-学习笔记（11）：自定义overlay该博文参考：https://blog.csdn.net/bramblewalls/article/details/80045922

赵小琛在路上·2020-08-16 20:48

ISE14.7安装(详细说明)

需要安装包资料的可进qq群下载：10730309561、下载好压缩安装包Xilinx_ISE_DS_14.7_1015_1.tar，然后解压得到安装文件夹Xilinx_ISE_DS_14.7_1015_

悟影生·2020-08-16 20:37

xilinx platform studio(XPS)打开后弹出xpsgui.exe已停止工作

今天试了n种方法想解决这个问题，在网上搜索相关问题得到的答案大致理解为window10操作系统与xilinx的xps不兼容，我同事和我一样的安装文件，在windows7上就可以但在我的windows10

nature_forest·2020-08-16 20:52

必看干货 | 学习Vivado如何获取License

无论此刻你是一个需要安装XilinxVivado工具链的入门菜鸟，还是已有license过期的Vivado老铁，今儿咱就借着这篇文章，把学习「Vivado如何获取License」这档子事儿给说通透咯~手把手教程

碰碰跳跳·2020-08-16 20:00

Vivado 2016.4 crash

https://forums.xilinx.com/xlnx/board/crawl_message?

碰碰跳跳·2020-08-16 19:29

RGB to YUV420转换

转自：http://blog.cechina.cn/xilinxue/149954/message.aspx说明：下面的代码用C\C++执行都可以，用C的时候请把#include删除。

pan_00_hao·2020-08-16 19:25

Dynamic Partial Reconfiguration 3 Implementation of Audio Filter on Virtex-5

【内容原创，转载请说明】【感谢LLJ学长白皮书的帮助】先快速阅读完下面的参考资料（在Xilinx官网上有）：《16.a_audio_filter_lab6.pdf》《PlanAhead_Tutorial_Reconfigurable_Processor12.3

Sloan_Hu·2020-08-16 19:48

Basys3 FPGA 3-8译码器开发及应用

实验设备：XILINXBASYS3实验步骤：1打开vivado。2点createnewproject进入新建工程向导3输入project名称，并选择存储地址，注意路径中不要有空格。

路小小卡·2020-08-16 19:57

PYNQ-Z2初识(二)——如何链接PYNQ

自带例程samba传输putty连接终端JupyterNotebook完成之前的步骤之后，上电，联网，在PC端的浏览器打开http://192.168.2.99进入JupyterNotebook输入密码xilinx

豆沙粽子好吃嘛!·2020-08-16 19:34

PYNQ-Z2初识(三)——上手程序

在/pynq/xilinx/pynq/overlays/base目录下有base文件，通常我们需要将这个overlay导入到工程中frompyn

豆沙粽子好吃嘛!·2020-08-16 19:34

xilinx暑期学校学习笔记(一)基于HLS的FIR滤波器

文章目录代码分析HLS仿真和综合仿真的代码内容综合报告优化IP-XACTAdapterVivado工程SDK代码分析源文件内容为#include"fir.h"voidfir(data_t*y,data_tx){constcoef_tc[N+1]={#include"fir_coef.dat"};staticdata_tshift_reg[N];acc_tacc;inti;acc=(acc_t)sh

豆沙粽子好吃嘛!·2020-08-16 19:34

xilinx 暑期学校项目(二) 通过HLS实现二维傅里叶变换(2Dfft)及图像数据读入读出方法

要进行维纳滤波，首先就是要将图像矩阵通过二维fft变换到频域。但是hls_fft.h中只有一维fft的函数，因此我们采用对行逐行进行一维fft，再对列逐行进行一维fft来实现二维fft的效果。文章目录自带的fft例程二维fft的实现数据的读入和读出读入读出维纳滤波操作自带的fft例程自带的fft例程中包括有如下四个函数voiddummy_proc_fe(booldirection,config_t

豆沙粽子好吃嘛!·2020-08-16 19:02

三步教你用Verilog写一个CPU：第二步

三步教你用Verilog写一个CPU第二步：渐入佳境基础课程要求：数字电路、计算机组成原理、程序设计编程语言：Verilog开发平台：xilinxISEFPGA开发板：Nexys3教学大纲第一步指令集设计与五级流水线的实现第二步内存设计与

iteye_5971·2020-08-16 19:21

用CPLD实现单片机读写模块

用CPLD实现单片机读写模块摘要：介绍实现单片机与Xilinx公司XC9500系列可编程逻辑器件的读写逻辑功能模块的接口设计，以及Xilinx公司的XC9500系列可编程逻辑器件的开发流程。

davidwang_2004·2020-08-16 19:34

overlay的设计

PLDesignXilinx®Vivado软件用于创建Zynq设计。将生成可用于对ZynqPL

战斗机上的飞行员·2020-08-16 18:00

Xilinx_ISE_DS_14.4_P 在linux 下启动 ok （redhat Ubuntu）

Hi,IthoughtIcouldreportthisbecauseIcouldn'tfindonesingleguideforinstallingXilinxISEWebPack12.2onUbuntu10.04LTS64

chandler_li·2020-08-16 18:59

生成设备树Blob

该页面涵盖了使用Xilinx工具生成devicetree源（DTS）文件以及使用标准开源工具构建/编译这些源文件的过程。

浩瀚之水_csdn·2020-08-16 18:54

Xilinx zynq zynqMP Petalinu安装和使用

安装petalinux升级了安装方式变化，2015.2.1会自动新建子文件夹，而2018.2需要手动设置，每次都折腾一下，记录一下。cd~/program/mnt/hgfs/F/petalinux-v2018.2-final-installer.runpetalinux-v2018.2-final/mnt/hgfs/F/petalinux-v2015.2.1-final-installer.run

黑客三遍猪·2020-08-16 18:44

ubuntu12.04安装与使用Xilinx_ISE_DS_14.4

最近硬件开发平台更新到Xilinx的Vertex-7，原来的ISE10.01无法向后兼容，只能将ISE更新到14.4版本，由于我们的软件驱动什么的都是在ubuntu12.04平台上写的，ISE要是再装在

UESTC_JH·2020-08-16 18:52

在嵌入式设计中使用MicroBlaze（Vivado版本）

原文Xilinx官方文档《ug898-vivado-embedded-design》第三章一、MicroBlaze处理器设计介绍（略）二、创建带有MicroBlaze处理器的IP设计使用Vivado进行

DuinoDu·2020-08-16 18:58

PYNQ-Z2调试笔记：如何定制PYNQ overlay（How to make a custom PYNQ overlay）（下）

如下：修改后如下：下面进行板级验证，通过电脑与开发板的共享文件夹，打开xilinx/pynq/overlays文件夹，如图新建一个adder文件夹，两个文件存放在此文件夹下。准备就绪，开始验证。

努力向上的韭菜·2020-08-16 18:19

PYNQ-Z2-开箱测试

1.PYNQ简介PYNQ-Z1开发板支持PYNQ项目，这是一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥XilinxZynqAllProgrammableSoC（APSoC

Vuko-wxh·2020-08-16 18:07

pynq-bnn

1.BNN-PYNQGitHub链接：https://github.com/Xilinx/BNN-PYNQ在CNN基础上优化而来的BNN框架使用二值化操作代替浮点型计算，更加适合FPGA器件，网络在性能显著提升的同时

果乐果香·2020-08-16 18:04

xilinx的offset 时序约束

约束时序的目的是为了解决fpga在高速运行的模式下出现的不稳定；约束也包括三类：1、周期约束2、引脚位置约束3、特殊约束此篇文章中介绍一种，即offset约束中的如何做分组约束。分组约束的目的是为了把需要约束的路劲分开，比如，外接的ad模块需要做offsetinbefor约束，外接的高速网口模块需要在另一个时钟模块下做约束。所以最好将他们分开做约束。方法：NET"ADC_CLK_P"TNM_NET

taiyangshenniao·2020-08-16 17:07

Xilinx_ISE_DS_Win_14.7_1015_1 win10 x64安装后，不能运行，老是提示_pn.exe - 系统错误

问题：Xilinx_ISE_DS_Win_14.7_1015_1win10x64安装后，不能运行，老是提示_pn.exe-系统错误；起dos执行D:\Xilinx\ise\14.7\ISE_DS\ISE

碰碰跳跳·2020-08-16 17:37

高层次综合（HLS）-简介

http://www.cnblogs.com/sea-wind/p/4024665.html高层次综合（HLS）-简介本文是我近段时间的学习总结，主要参考了Xilinx的技术文档以及部分网上其他资料。

Tiger-Li·2020-08-16 17:25

xilinx 暑期学校学习笔记(三)HLS优化语法与资源

文章目录优化语法**硬件资源指定语法****数组划分语法**流水化STREAM函数内联循环**循环边界**循环展开资源内容**硬件资源****数值精度**模块接口优化案例未优化数组展开及循环展开数组展开及PIPELINE优化不同循环顺序的PIPELINE优化效果对比优化语法硬件资源指定语法指定向FPGA硬件资源映射时的资源类型##pragmaHLSRESOURCEvariable=core=Exa

豆沙粽子好吃嘛!·2020-08-16 17:25

Xilinx暑期学校项目—基于Ultra96_v2实现交通标示识别

Xilinx暑期学校项目—基于Ultra96_v2实现交通标示识别项目地址项目Github地址概述本项目通过构建一个轻量化神经网络在Ultra96_v2上完成网络的前向计算过程，通过对网络进行量化减少参数量与计算量

XDU_David·2020-08-16 17:40

HLS_error implicit instantiation of undefined template ‘ssdm_int

implicitinstantiationofundefinedtemplate‘ssdm_int’问题描述在编写HLS代码过程中，使用任意精度数据ap_int'structap_int_base:publicssdm_int{^D:/xilinx

XDU_David·2020-08-16 17:55

64位ise 14.7闪退解决

64位ise14.7闪退解决第一步寻找安装Xilinx_ISE的安装目录下的文件夹：D:\Xilinx\14.7\ISE_DS\ISE\lib\nt64对文件夹下的两个文件作如下操作：将libPortability.dll

奔跑的技工z·2020-08-16 16:01

Verilog HDL 程序的优劣判断指标

引用了Xilinx大学计划中关于程序优劣指标的描述VerilogHDL程序设计首要指标是功能的完备性，达到设计要求，这是任何设计都必须完成的。

Jakcia·2020-08-16 13:23

zynq 的64位全局定时器

这2个文件是Vivado安装的时候就安装好了的样例程序，我的是在这个目录下：C:\Xilinx\SDK\2015.4\data\embeddedsw\lib\bsp\standalone_v5_3

我可能是个程序员·2020-08-16 07:44

VIVADO HLS的接口描述

Port-leveI/O如何对输入输出接口添加寄存器如何对设计增加一个时钟使能信号如何控制较少的IO个数指定HLS编译之后的状态机的编码方式与复位类型总结参考文献[1]、lauren的FPGA(微信公众号)[2]、Xilinx

朽月·2020-08-16 04:23

对Aurora8b10b的简要理解

Aurora8b10b理解概述Aurora8B/10B内核是xilinx开发的一种轻量级的串行通信协议，适用于千兆位链接。常用于芯片（FPGA）与芯片（FPGA）之间通信。

meper·2020-08-16 03:59

ISE 14.7安装教程——新版（普通安装环境以及难搞的Win10）

对于学习Xilinx系列FPGA的同学们一定少不了和ISE软件的接触，ISE软件最新的版本就是ISE14.7，但是这个版本在win10系统64位的电脑上安装可谓是问题百出，这篇文章的目的是让你会在你的电脑上安装

FPGA小学生·2020-08-16 03:21

Vivado-hls使用实例

Vivado-hls使用实例【引言】本系列教程演示如何使用xilinx的HLS工具进行算法的硬件加速。分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。

数字积木·2020-08-16 03:14

xilinx FIFO的使用及各信号的讨论

转自：http://www.eefocus.com/guoke1993102/blog/15-06/313183_36284.htmlFIFO的完整英文拼写为FirstInFirstOut，即先进先出。FPGA或ASIC中使用到的FIFO一般是指对数据的存储具有先进先出特性的一个存储器，常被用于数据的缓存或者高速异步数据的交互。FIFO从大的情况来分，有两类结构：单时钟FIFO（SCFIFO）和双

颖妹子·2020-08-16 03:27

Xilinx_SOC_MIO

GPIO例子代码分析#include"xgpiops.h"#include"sleep.h"intmain(){staticXGpioPspsGpioInstancePtr;//X代表Xilinx，Gpio

weixin_38248082·2020-08-16 03:52

基础008_定浮点转化[floating point IP]

时间：2018-05-1521:55:50链接：http://www.cnblogs.com/xingshansi/p/9042564.html前言本文为XilinxfloatingpointIP的学习笔记

weixin_33852020·2020-08-16 02:21

Modelsim se仿真Xilinx IPcore

Modelsimse仿真XilinxIPcore方法：先写好do文件常规框架，根据modelsim报错再添加iseIP核库仿真文件。

weixin_33725272·2020-08-16 02:00

SDSoC使用体验

Xilinx7月20号发布了SDSoC2015.2软件，这是具有里程碑意义的FPGA（或者更准确说是ARM+FPG

weixin_33701564·2020-08-16 02:26

DDR3 DDR4 FPGA实现

基于7系列、virtex6等xilinx器件的MIGip核设计DDR3/4读写控制器，以及基于arria10器件的DDR4读写控制；DDR3/4的设计，设计的关键点是提高DDR3/4的访问效率，目前设计的性能可以达到

weixin_30596735·2020-08-16 02:48

DDR3学习之一好用的学习资料

blog.csdn.net/u012923751/article/details/83241169理解DDRhttps://wenku.baidu.com/view/ac32c8bcf705cc1754270923.htmlXilinx

weiweiliulu·2020-08-16 02:44

Zing AXI总线Chipscope参考设计

URL:http://xilinx.eetrend.com/article/4315?quicktabs_1=0按键点灯设计（使用14.3版本软件）本参考设计基于Zing开发板。

公孙璃·2020-08-16 02:02

【FPGA】賽灵思FIFO内核的配置

关于FIFO常用的内核有几个细节，1.关于DRAM和BRAM的区别在上篇转的文章里说过了，2.还有一个就是关于异步FIFO需满和需空的问题：参考http://xilinx.eetop.cn/viewthread

Facalon_·2020-08-16 01:28

异步fifo设计总结

文章目录背景问题解决alterafifoxilinxfifo总结探讨背景问题解决alterafifo通过对异步FIFO在读写时钟同频不同相、读时钟快于写时钟、读时钟慢于写时钟的程序仿真，我发现要想不让FIFO

qq_41776667·2020-08-16 01:21

DDR4学习笔记01

本文学习目的如下：1.了解什么是DDR42.理解使用Xilinx-Vivado平台的IPcore–DDR4（笔记02）二、什么是DDR42.1存储器概念及分类存储器是用来存储程序和各种数据信息的记忆部

Auguesty97·2020-08-16 01:20

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