FPGA定点小数计算（Verilog版）第三篇——除法运算(二）

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定点小数除法运算，相比加法和乘法来说要复杂很多了，但是算法的基本思想还是很简单的。和整数除法类似，算法的核心思想就是，将除法运算转换为移位和减法运算。从具体实现的角度来看，一般有两种方式：

• 一种是除数不变，扩展并移位操作被除数

• 另一种是被除数不变，扩展并移位操作除数

本文采用的是第二种方法，其基本思想实际上和第一种是完全一样的。这里由于时间原因就不详细介绍了，以后若是闲下来的话，再来补充这部分的算法原理部分的讲解……有兴趣的读者可以自行到IEEE上面下载几篇相关的论文阅读即可。

和前面的套路一样，进入贴图模式！哈哈哈

首先是qdiv.v：

然后是Testbench文件：

RTL视图太长了，贴出来也看不清楚，所以就不贴了

下面是ActiveHDL的脚本文件：

ActiveHDL的仿真波形图为：

本文转载自：http://blog.chinaaet.com/justlxy/p/5100052322，如涉及侵权，请私信小编删除。

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