RTL设计基础（一）

数字IC系统逻辑设计这部分主要介绍两个方面，一个是RTL的设计基础；另一方面是verilog基本语法。这一篇文章主要介绍一下RTL的设计基础。

RTL设计都是采用同步电路设计方式，了解同步电路的设计要求是RTL设计的第一步。下图是一个同步电路的示例：

其中，组合逻辑实现设计所需要的功能，寄存器用于暂存数据用时钟控制。只有当时钟进行有效跳变时，才将新的数据所存起来，否则数据保持原值。时钟相当于同步电路中的指挥。时钟一般是由晶振产生，或者由外部输入，如果需要还需要用锁相环进行倍频、相移等操作。

下面对寄存器做一个介绍，一个寄存器的结构如下图所示：

寄存器的功能如下图所示：

由图可得，该寄存器在时钟的跳变沿锁存数据，然后数据会保持直到下一个跳变沿。寄存器要正常工作，必须保证D端的数据变化与时钟的有效沿不能距离太近，否则有可能锁存错误的数据。在综合库中，规定了数据变化端跟时钟跳变沿最短的时间要求，即建立时间约束和保持时间约束。建立时间规定，在时钟沿到达前的某段时间内，数据必须稳定；保持时间定义了在时钟沿之后的某段时间之后，数据才能发生变化。如下图所示：

对于一个寄存器来说，除了数据端与时钟端有时序要求。异步复位端与时钟端也有要求。假设一个寄存器是已不复位的，复位信号低电平有效。当复位信号是低电平时，寄存器被初始化。当异步复位信号跳高时，寄存器在时钟跳变沿锁存新的数据。如果异步复位信号跳高的时刻距离时钟有效沿太近，寄存器可能继续保持复位状太，也可能锁存新的数据。因此有必要定义时钟有效沿与异步复位无效沿之间的时序要求，这就是recovery/removal的时序要求，如图所示;

寄存器中建立时间/保持时间、recovery/removal的时序要求， 对设计的最大组合逻辑延时、时钟树的构造、复位树的构造都提出了要求。复位树、时钟树一般由后端工具进行处理。 对RTL设计者来说，最需关注的是建立时间的问题。 设计中的时序违例通过静态时序分析工具可以检查出来。

在IC系统中， 复位的目的是为了将芯片强制到一个已知的状态。 同步复位与异步复位都能达到这个目的。两者的差别在于： 同步复位需要时钟有效沿到达时才能起作用，而异步复位不需要。如下，是同步复位电路:

同步复位的优点在于：

1）在采用基于周期的仿真器场合，同步复位简单

2）寄存器可以滤掉复位上的毛刺

缺点：1）需要时钟，在某些场合带来不便。假如设计中包含三态总线，总线上接着许多寄存器。当上电后，晶振还未起振，锁相环还未稳定，这时候没有时钟，所以复位还没有起作用，因此会导致总线上发生冲突。只有增加上电复位电路才能解决此问题。

2）采用同步复位，复位成为路径组合逻辑的一部分，由于复位的负载比较大，因此会使得复位树的延迟比较大，从而导致在路径上的延迟比较大。

异步复位的优点是不需要时钟，且复位不会影响到路径延时。缺点是：复位上的毛刺不能被由它复位的寄存器过滤掉；复位的无效沿与时钟之间存在时序要求。

将同步复位和异步复位优点结合起来：给出了一种异步复位，同步释放的复位方法，如下图所示：

 

该电路的原理是：当复位信号有效时，两个同步器都为低，因此同步器的输出立即变低，而不管此时是否存在时钟。当复位信号变高后，经过时钟跳变沿后才能将高电平锁存到同步器的输出，也就是说，同步器的输出的无效沿是与时钟同步的。