数字逻辑之基本RS触发器

以前自学数电，学到触发器那部分，找了好多资料，然而看得还是一知半解，可能自己当时看不进去，也可能是自己太笨了。现在终于把触发器搞懂了一点，就自己写了这个，记录一下。
1、基本R—S触发器

上图是我自己动手画的一个R—S触发器。
R_n是一个低电平有效的复位端，R取reset的首字母，复位说白了就是置零。S_n是一个低电平有效的置位端，S取set的首字母，置位说白了就是置1。
1）当R_n取0，S_n取1时，Q_n的输出即为一个0与某一个数的与非，结果为1，即Q_n=1，由于Q的结果是S_n与Q_n的与非，即S_n与1的与非，结果是0。
2）当R_n = 1,S_n = 0时,与上面的分析方法类似，可得Q =1,Q_n = 0;
3) 当R_n = 1,S_n = 1时，假设Q(现态)= 0，则Q_n（次态） = 1,Q（次态）=0。假设Q （现态）= 1，则Q_n（次态） = 0，Q（次态） = 1;
Note：时序电路能称为时序电路就是因为它把这个时刻的输出状态引回到了输入，使得下个时刻的输出和这个时刻的输出有关。现态就是这个时刻输出值，次态就是下一个时刻的输出。
4）当R_n = 0,S_n=0时，我们说这两个都是低电平有效的输入端，现在两个都为低电平，都有效，明显是不好的，而且如果两个信号都是0，输出明显都是1，破环了Q与Q_n互补的特性，所以这种状况称为禁止，我们不希望这种现象出现。
当第四种现象出现并且R_n和S_n同时出现由低电平到高电平的跳变沿时，输出具体是多少取决于两个逻辑门的时延（信号从导线的一端跑到另一端都需要一个时间，信号进去一个逻辑门经过一定的操作得到结果更需要时间，这个时间就是时延）。假设nand1的时延小于nand2的时延，一开始送入的都是低电平，nand1的结果先输出1，然后作用于nand2的输入而且此时的S_n也变为高电平了，则Q=0，Q_n =1。nand1的时延大于nand2的时延的分析方法和上面一样。

用verilog进行建模：

 nand #(1,2) na1  (Q_n,Q,R_n);//假设na1门上升沿时延1ns，下降沿时延2ns
 nand #(2,3) na2  (Q,Q_n,S_n);//假设na2门上升沿时延2ns，下降沿时延3ns

仿真结果