FPGA之QuartusII 下载 配置 （入门篇）

  

 本篇是 对于FPGA新建工程到下载到FLASH的做一个小的总结

  Step1：新建工程；（相信对于有过编程基础的同学都知道）

               首先，在指定的路劲下，新建一个文件夹；

               再在QuartusII 下点击File-> New Project Wizard （新建工程向导）-->Next -->指定你之前新建文件夹的路径 ，然后再根据需要取 一个工程名 ，，一定得记住这个工程名，后面还要用到 ，在 Next 选择modisim  ----Verilog VHDL ----->Next   最后finish；（新建工程完成） 

  Setp 2：新建一个文件；

           File -->New -->Verilog VHDL file ;（编写代码）

 Setp3:编译

    点击 Start Compliation（待会编译完成）

Setp 4 ：管教约束 

   Assignments -->Pin Planer--;根据你所选用的芯片分配管脚（完成后擦除）

Setp 5:时序约束

  Tools -->TimeQuest Timing Analyzer -->（设置输入和输出的时序的上升和保持时间）

Setp 6:配置.jic 文件，下载到Flsh中需要

   首先，时序约束设置后，再编译后 将在outputfile下产生.sof文件。

  在配置,File -->convert programming files ---->

                                                                                       programming  file type : ...jic

                                                                                      configuration  device :EPCS16

  file name :

             Flash Loader :     Add Device-->Cyclone IV E   Device name -->EP4CE6 

             SOF Data ：Add File ---->output file --->.sof 文件 

  最后点击Generate .生成jic文件；将jic文件下载到FPGA中将掉电不丢失