什么是IP Core？

IP核是指用于产品应用专用集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。随着CPLD/FPGA的规模越来越大，设计越来越复杂，使用IP核是一个发展趋势。理想地，一个知识产权核应该是完全易操作的–也就是说，易于插入任何一个卖主的技术或者设计方法。通用异步接发报机（UARTs）、中央处理器（CPUs）、以太网控制器和PCI接口（周边元件扩展接口）等都是知识产权核的具体例子。　
　
知识产权核心分为三大种类：硬核，中核和软核。硬件中心是知识产权构思的物质表现。这些利于即插即用应用软件并且比其它两种类型核的轻便性和灵活性要差。像硬核一样，中核（有时候也称为半硬核）可以携带许多配置数据，而且可以配置许多不同的应用软件。三者之中最有灵活性的就是软核了，它存在于任何一个网络列表（一列逻辑门位和互相连接而成的集成电路）或者硬件描述语言（HDL）代码中。　　
目前许多组织像免费的IP项目和开放核一类的都联合起来共同致力于促进IP核的共享。
多组织像免费的IP项目和开放核一类的都联合起来共同致力于促进IP核的共享。

硬件描述语言HDL(Hardware Description Language)的发展为复杂电子系统设计提供了建立各种硬件模型的工作媒介。它的描述能力和抽象能力强，给硬件电路，特别是半定制大规模集成电路设计带来了重大的变革。目前，用得较多的有已成为IEEE为 STD1076标准的VHDL、IEEE STD 1364标准的Verilog HDL和Altera公司企业标准的AHDL等。

由于HDL的发展和标准化，世界上出现了一批利用HDL进行各种集成电路功能模块专业设计的公司。其任务是按常用或专用功能，用HDL来描述集成电路的功能和结构，并经过不同级别的验证形成不同级别的IP内核模块，供芯片设计人员装配或集成选用。

IP（Intellectual Property）内核模块是一种预先设计好的甚至已经过验证的具有某种确定功能的集成电路、器件或部件。它有几种不同形式。IP内核模块有行为（behavior）、结构（structure）和物理（physical）3级不同程度的设计，对应有主要描述功能行为的“软IP内核(soft IP core)”、完成结构描述的“固IP内核(firm IP core)”和基于物理描述并经过工艺验证的“硬IP内核(hard IP core)”3个层次。这相当于集成电路（器件或部件）的毛坯、半成品和成品的设计技术。

软IP内核通常是用某种HDL文本提交用户，它已经过行为级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级网表，并可以进行后续结构设计，具有最大的灵活性，可以很容易地借助于EDA综合工具与其他外部逻辑电路结合成一体，根据各种不同的半导体工艺，设计成具有不同性能的器件。可以商品化的软IP内核一般电路结构总门数都在5000门以上。但是，如果后续设计不当，有可能导致整个结果失败。软IP内核又称作虚拟器件。

硬IP内核是基于某种半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。
固IP内核的设计深度则是介于软IP内核和硬IP内核之间，除了完成硬IP内核所有的设计外，还完成了门电路级综合和时序仿真等设计环节。一般以门电路级网表形式提交用户使用。

TI，Philips和Atmel等厂商就是通过Intel授权，用其MCS51的IP内核模块结合自己的特长开发出有个性的与Intel MCS51兼容的单片机。

常用的IP内核模块有各种不同的CPU(32/64位CISC/RISC结构的CPU或8/16位微控制器/单片机，如8051等)、32/64位DSP（如320C30）、DRAM、SRAM、EEPROM、Flashmemory、A/D、D/A、MPEG/JPEG、USB、PCI、标准接口、网络单元、编译器、编码/解码器和模拟器件模块等。丰富的IP内核模块库为快速地设计专用集成电路和单片系统以及尽快占领市场提供了基本保证。

转载自https://www.mianbaoban.cn/blog/post/10505