简单的makefile用法

CC = gcc
#CFLAGS = -g -DDEBUG -lm -Wall -I object -I vm -I compiler -I parser -I include -I cli -I gc -W -Wstrict-prototypes -Wmissing-prototypes -Wsystem-headers
CFLAGS = -g -lm -Wall -I object -I vm -I compiler -I parser -I include -I cli -I gc -W -Wstrict-prototypes -Wmissing-prototypes -Wsystem-headers
TARGET = spr
DIRS = object include cli compiler parser vm gc
CFILES = $(foreach dir, $(DIRS), $(wildcard $(dir)/*.c))
OBJS = $(patsubst %.c, %.o, $(CFILES))
$(TARGET):$(OBJS)
	$(CC) -o $(TARGET) $(OBJS) $(CFLAGS)
clean:
	-$(RM) $(TARGET) $(OBJS)
r: clean $(TARGET)

makefile的基本语法是 

目标：依赖1 依赖2 依赖3 ... 依赖n

 [\t]    命令

比如：

main:tool.c main.c

        gcc -c main

另外makefile里面也是可以写变量的，比如 CC = gcc

那么CC就表示gcc

使用变量的时候需要遵守   $(变量名)  的格式

makefile是递归编译的，也就是说先编译依赖，等依赖都编译完了最后编译目标

还有一种没有依赖的目标，我们称为伪目标，它在make阶段不会执行，但是可以使用 make 目标名 的格式来执行

最后附上一篇gcc使用教程  https://www.cnblogs.com/testlife007/p/6555404.html