跨时钟设计000-----整体介绍

 

 

跨时钟设计000-----整体介绍_第1张图片

1、bit信号

1) 电平信号:

采用两级寄存器同步,7nm工艺常用三级同步寄存器同步

2/3级同步器采用定制的寄存器模块,寄存器之间的延时很低,有效降低了亚稳态传播概率。

2) 脉冲信号:

单周期脉冲信号采用脉冲同步器,首先确保源时钟的单周期脉冲能被目的时钟采道,目的时钟进行采样后经过组合逻辑产生目的时钟域的单脉冲。

缺点:两次脉冲间隔必须大于同步所需时间,否则会有脉冲无法采样。

a. 快时钟采样慢时钟:

时钟频率相差近较大则不用扩展,快时钟采用后经过组合逻辑产生单周期脉冲。

若时钟频率相差很小,为防止偏移和时钟抖动导致的亚稳态,应首先对源脉冲进行扩展,再用快时钟的2级同步器进行采样,经过组合逻辑输出单周期脉冲。

b. 慢时钟采样快时钟:

首先将快时钟脉冲进行扩展多个周期,经过慢时钟2级同步采样后得到delay1,再进行一级同步采样delay2,delay1&(!Delay2)得到采样后的脉冲

 

2、bit信号

1)握手机制

 当数据两次变化比较满时,可采用握手机制进行数据跨时钟,源时钟有效数据来临时在源时钟clk1进行锁定得到data1,发出request信号,request信号经过两级寄存器同步到目的时钟后clk2,在目的时钟进行寄存得到sync_request,经过组合逻辑产生单脉冲,此时clk2直接寄存data1得到data2,目的时钟的sync_request经过两级同步器同步到源时钟后得到ack信号,源端解除锁定,握手操作完成。

缺点 数据变化周期必须大于同步周期,一般同步周期为8~9个clock

适用情况:数据变化很慢的数据流、多比特的寄存器配置信号如异步FIFO阈值配置、多比特寄存器输出给soc总线、

2) 异步FIFO

采用异步FIFO进行数据跨时钟,适用于各类时钟频率,常用于数据流跨时钟

你可能感兴趣的:(IC设计)