1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025。
2 Cell名称不能以数字开头.否则无法做DRACULA检查。
3 布局前考虑好出PIN的方向和位置。
4 布局前分析电路，完成同一功能的MOS管画在一起。
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。
布局时注意:
6 更改原理图后一定记得check and save。
7 完成每个cell后要归原点。
8 DEVICE的个数是否和原理图一至；各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，再连线。画DEVICE后从EXTRACTED中看参数检验对错。
9 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打上PIN,否则通不过diva检查.最好在布局低层cell时就连起来。
10 尽量用最上层金属接出PIN。
11 接出去的线拉到cell边缘,布局时记得留出走线空间。
12 金属连线不宜过长。
13 电容一般最后画，在空档处拼凑。
14 小尺寸的mos管孔可以少打一点。
15 LABEL标识元件时不要用y0层，GDS文件不认。
16 管子的沟道上不要走线。
17 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联。
18 多晶硅不能两端都打孔连接金属。
19 一般打孔最少打两个。
20 薄氧化层是否有对应的植入层。
21 金属连接孔可以嵌在diffusion的孔中间。
22 两段金属连接处重叠的地方注意金属线最小宽度。
23 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
24 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
25 Text2,y0层只是用来做检查或标志用,不用于光刻制造。
26 芯片内部的电源线/地线和ESD上的电源线/地线分开接。
27 Pad的pass窗口的尺寸画成整数。
28 连接Esd电路的线不能断，如果改变走向不要换金属层。
29 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光刻环境一样。 匹配分为横向，纵向，和中心匹配。21为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置），21中心匹配最佳。
30 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
31 关于powermos
① powermos一般接pin，要用足够宽的金属线接，最好把整个powermos覆盖
② 几种缩小面积的画法。
32 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向。
33 低层cell的pin,label等要整齐.不要删掉以备后用。
出错检查:
34 DEVICE的各端是否都有连线；连线是否正确。
35 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX。
36 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
37 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
38 无关的MOS管的THIN要断开，不要连在一起。
39 并联的管子注意漏源合并，不要连错线。一个管子的源端是另一个管子的漏端。
40 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样。
41 大CELL不要做DIVA检查,用DRACULE。
42 消除电阻dummy的lvs报错，把nimp和RPdummy层移到最边缘的电阻，不要覆盖dummy。
节省面积的途径
43 电源线下面可以画有器件，节省面积。
44 电阻上面可以走线，画电阻的区域可以充分利用。
45 电阻的长度画越长越省面积。
46 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度。
47 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连，可以从更改连线入手，减小走线面积。
48 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改FLOORPLAN。