▲以 ARM 的 IP 应用设计为例,芯片可视作多个 IP 模块搭建而成的
IP 核模块有行为(Behavior)、结构(Structure)和物理(Physical)三级不同程度的设计,对应描述功能行为的不同分为三类,即软核(Soft IP Core)、完成结构描述的固核(Firm IP Core)和基于物理描述并经过工艺验证的硬核(Hard IP Core)。 软核:软核是 IP 核应用最广泛的形式。IP 软核是独立于制造工艺的寄存器传输级(RTL)代码,经过行为级(behavioral)的功能验证(functional verification)和优化,一般指的是用语言描述的功能块,包括逻辑描述、网表和帮助文档等,并不涉及具体电路元件以及任何的具体的物理信息。 硬核:IP 硬核是通过系统设计验证、物理版图设计验证和工艺制造获得的半成品或者产品。其优点是确保电路性能达到设计目标,提交形式是芯片制造掩模版结构的全部版图和详细系统的全套工艺相关文件。由于与成套工艺的绑定 ,硬核没有应用灵活度。工艺升级后相应的硬核需要重新验证、重新进行物理设计。 固核:在软核与硬核之间的是 IP 固核是软核和硬核的一个折中,它只对描述功能中一些比较关键的路径进行预先的布局布线,而其他部分仍然可以任由编译器进行相关优化处理。固核通常以逻辑门级网表(gate-level netlist)的形式提交。由于固核多由设计客户完成最终布线设计,因此核的端口位置、核的形状和大小都可以调整,比硬核更具有灵活度。目前,固核也是 IP 核的主流形式之一。 IP 产业的发展主要分为两个阶段,一个是 20 世纪 80 年代中后期至 2010 年前后,PC兴盛、移动终端逐步发展,这个时候 IP 核已逐步开始从芯片设计环节中单独出来,最典型的就是 ARM 公司的发展;另一个阶段则是 2010 年开始的、以智能终端为驱动力的高速发展阶段,此时 Synopsys、Cadence 的 IP 业务也进入了高速发展期。纵观 IP产业发展,我们从市场需求和供给两个角度研判,未来 IP 行业将在 5G+物联网对芯片用量和品类需求的持续增长+IP 供应商研发实力持续增强的驱动下,迎来第三次腾飞。 从需求的角度来看, 一方面是半导体市场整体容量扩大,大量的芯片设计需求推动了 IP 的诞生。在上个世纪 80 年代中后期以欧美为主的半导体市场在个人 PC 的引领下进入快速发展期,大量的市场需求推动了半导体产业链的专业化分工,Fabless、设计服务公司、晶圆代工、封装测测各司其职的模式逐步得到确立。在这个过程中,ARM 公司利用其在 RISC指令集的优势与 Intel 错位竞争,并在苹果的支持下改变其产品策略,不再生产芯片,转而以授权的方式开启了 IP 商业模式,通过收取一次性授权费用和版税提成获取利润, 同时降低了直接生产产品所需要承担的生产风险。随后,在个人 PC、移动终端的快速发展下,以 ARM 为代表的 IP 行业也在不断发展。 未来,继个人 PC、智能手机后半导体产业将在物联网、云计算、人工智能和大数据等新应用的兴起下逐步进入下一个发展机遇期。根据 IBS 报告,这些应用驱动着半导体市场将在 2030 年达到 10,527.20 亿美元,2019~2030 年均复合增长率为 9.17%,市场容量不断扩大,芯片的品类、数量和更迭速度要求持续提升,IP 行业将得到进一步的发展。据 ICInsight,预计 2020 年全球芯片出货量将达 10,363 亿颗,同比增长达 7.13%。 另一方面是随着摩尔定律的演绎,制程和工艺持续改进,高性能芯片设计难度不断在加大。当前随着摩尔定律的不断深入下探,20nm 以及小于 20nm 先进节点的高性能 IC 设计与 16nm/14nm FinFET、3D IC 相关的先进技术涉及到从系统设计验证、芯片实现到三维封装设计已经非常复杂,高集成度与 IC 测试/验证难度不断加大。 单颗芯片可容纳晶体管数量增加。随着先进工艺节点不断演进,芯片的线宽不断缩小,单颗芯片上可容纳的晶体管数量也快速增加,单位面积性能得以相应提升。根据 IBS 报告,以 80mm面积的芯片裸片为例,在 16nm 工艺节点下,单裸片可容纳的晶体管数量为 21.12 亿个;在 7nm 工艺节点下,晶体管数量为 69.68 亿个。 采用先进工艺节点的芯片设计成本逐渐提高。先进工艺节点使用晶体管数量持续增长,使设计的复杂度不断增加,从而提高了设计成本。根据 IBS 报告,以先进工艺节点处于主流应用时期的设计成本为例,工艺节点为 28nm 时,单颗芯片设计成本约为 0.41 亿美元,而工艺节点为 7nm 时,设计成本则快速升至约 2.22 亿美元。即使工艺节点达到成熟应用时期,设计成本大幅度下降的前提下,相较同一应用时期的上一代先进工艺节点,仍存在显著提升。 高成本、高风险的设计投入使芯片设计公司在研发先进工艺节点的芯片产品时,需要有大规模的产销量支撑来平摊设计成本,为降低设计风险和成本,芯片设计公司越来越多地寻求使用经过验证的半导体 IP。未来,集成电路设计产业中基于平台的设计,即以应用为导向,预先集成各种相关 IP,从而形成可伸缩和扩展的功能性平台,是一种可升级的 IP 复用性解决方案,可以快速实现产品升级迭代,同时降低设计风险与设计成本。随着个人计算机产业向手机产业迈进,终端产品更加复杂多样,芯片设计难度快速提升,研发资源和成本持续增加,促使全球半导体产业分工继续细化,芯片设计产业进一步拆分出半导体 IP 产业,而芯片设计服务产业的服务范围也将进一步扩大。 从共给视角下看, 半导体产业链进一步精细化,传统 IDM 或 Fabless 公司在多年的芯片设计中确立了设计重用以降低重复设计、冗余研发的原则,而其中一些成功的芯片设计成果的可重用部分经多次验证和完善就形成了 IP 核。随着运用 IP 核进行设计的芯片越来越多,ARM公司独辟蹊径开创了 IP 核授权的商业模式。ARM 的 IP 核授权商业模式是基本授权费(LicenseFee)和基于版税(Royalty)模式的结合。设计公司首先通过支付 IP 技术授权费来获得在设计中集成该 IP 并在芯片设计完成后销售含有该 IP 的芯片的权利,而一旦芯片设计完成并销售后,设计公司还需根据芯片销售平均价格(ASP)按一定比例(通常在1%~3%之间)支付版税给 ARM。 ARM 的授权模式主要为: 使用层级授权:作为最低的授权等级,拥有使用授权的用户只能购买已经封装好的 ARM 处理器核心,不可更改原有设计。而如果想要实现更多功能和特性,则只能通过增加封装之外的 DSP 核心的形式来实现。由于担心对知识产权保护不力,ARM 对很多中国背景的企业均采取这一级别的授权。 内核层级授权(POP,Processor Optimization Pack):指可以以一个内核为基础然后再加上自己的外设,比如 USART、GPIO、SPI、ADC 等,形成新的 MCU,代表厂商包括三星、德州仪器(TI)、博通、飞思卡尔、富士通以及 Calxeda 等。 架构/指令集层级授权:可以对 ARM 架构进行大幅度改造,甚至可以对 ARM 指令集进行扩展或缩减,代表厂商主要是苹果(2013 年开始使用基于 ARM 架构自研的 Cyclone 架构,后续开发出 Swift、Typhoon、Twister 等架构)、高通(基于 ARM架构自研 Scorpion、Krait、Kryo 等架构)、Marvell 以及华为(ARMV8,自研达芬奇架构)。 此外,根据不同用途还可分为: 单用途授权:在某一个特定领域使用 ARM 技术。如 Cortex-A 系列的单用途授权费前期约为 100 万美元,每颗芯片版税约 2%。这种授权非常适合创业公司,或者目标明确的特定设计项目。 多用途授权:适合大型企业,可用于多种产品。授权费相对较高,但在一定时间内,授权技术可以尽可能地设计更多芯片、随需求用在任何产品中,但是期限过后则需续费方可继续使用。 终身多用途授权:多用途授权中的终身使用版本,但由于技术更新换代较快,一般而言使用期约为 10~20 年。 订购授权:大企业可以据此购买 ARM 一整套产品的技术,同时时间较长,内部研发风险和成本相对较低,但门槛较高,往往需要数千万美元。 此外还有学术授权、设计入门等特殊授权,价格较低但不可用于销售。 ARM 的各类授权层级为不同需求的客户提供了针对性的可定制化的 IP 授权服务,通过已验证的 IP 核和架构大大缩减了芯片设计公司的芯片设计难度、验证时间、设计成本,不仅为大型公司提供设计便利,也为许多缺乏深厚技术基础的初创公司降低了芯片设计门槛,大大促进了全球芯片设计产业尤其是 IP 产业的发展。除了类似 ARM 这样的专业的 IP 供应商外,IP 核还可来自 EDA、Foundry 和芯片设计服务公司,他们以提供 IP核来提升用户的黏性,IP 收入占比一般较小。 另外, 供需共振打开 IP 行业快速上行通道。首先, IP 应用数量持续增加。随着超大规模集成电路设计、制造技术的发展,集成电路设计步入 SoC 时代,设计变得日益复杂。当前国际上绝大部分 SoC 都是基于多种不同 IP 组合进行设计的,同时,随着先进制程的演进,线宽的缩小使得芯片中晶体管数量大幅提升,使得单颗芯片中可集成的 IP 数量也大幅增加。根据 IBS 报告,以 28nm 工艺节点为例,单颗芯片中已可集成的 IP 数量为 87 个。当工艺节点演进至 7nm 时,可集成的IP 数量达到 178 个。单颗芯片可集成 IP 数量增多为更多 IP 在 SoC 中实现可复用提供新的空间,从而推动半导体 IP 市场进一步发展。 非 CPU 的多种 IP 不断发展。随着全球产业发展,处理器 IP 仍将占据最大市场份额,但随着各种接口、GPU、数模、存储 IP 技术的不断成熟,未来非 CPU 的多种 IP 份额将会持续提升,如新一代高速接口 IP:PCIe(PCI express)4.0(2017;5.0,2019)、USB 3.2(2017)、DDR/LPDDR 5(2017)、HBM 2(高带宽存储器 high bandwidthmemory,HBM;V2/V3,2016)、SATA rev3、HDMI 2.1、MIPI DSI/DPI、Bluetooth 5(2016)和 Ethernet(400 Gbps,2018)等接口标准的新版本 IP 正在不断涌现。 AI 算法推动 IP 核研发加速,进一步提升 IP 核在芯片设计中的使用占比。人工智能(AI)技术的发展带来了计算模型的变革,一方面使得各大 IP 供应商纷纷推出为 AI 定制或与 AI 结合的 IP,如 Synopsys 公司于日前推出了高性能嵌入式视觉处理器 IP——DesignWare EV 系列;另一方面人工智能算法也被用在 IP 相关的 EDA 工具当中,如华大九天推出的Empyrean Mcfly 就是用人工智能算法实现 IP 验证加速。▲ARM 的毛利率长期高于 90%,净利率也在逐步提升至超 30%
“技术+生态”打造强大护城河。技术以外,ARM 的优势在于其打造了基于 ARMIP 核的全球技术生态,从芯片设计、制造到销售提供了各类支持,以创新实力+深度合作打造客户的黏性,形成了 ARM 独步全球的“技术+生态”护城河。通过 ARM 在验证、IP授权、架构、软件支持、物理设计、芯片原型开发等环节上的服务支持,芯片设计公司可大幅降低芯片设计成本,以中等复杂程度的 28nmSoC 芯片为例,通过 ARM 生态设计的芯片设计成本约为 2,000 万美元,大幅低于在无生态支持下的约 4,200 万美元。庞大的 IP 核生态圈叠加未来物联网趋势中将进一步扩大的芯片用量,ARM 的增长潜力将得到进一步的释放。▲Synopsys 自 2010 年来 IP 业务占比持续提升,已成为 EDA 软件以外的重要业务支柱
伴随着 IP 业务占比提升的是持续的营收增长。Synopsys2010~2019 年营收复合增速达10.39%,其中 IP 业务营收复合增速高达 20.32%,远高于 EDA 业务的 8.29%;总体净利润也实现了 9.40%的复合增长。▲Synopsys 净利润在 2018、2019 大幅提升(单位:亿美金)
EDA 与 IP 核业务均不涉及芯片的实际生产制造,整体毛利率较高,2006 年以来毛利率长期高于 75%;由于研发投入长期维持在 30%左右,同时每年预计为并购技术公司预留 20%左右收入,Synopsys 净利率长期维持在 10%上下。截至 2020H,Synopsys 的毛利率、净利率、ROE 分别为 77.76%、12.62%、5.12%。 与 ARM 不同,SynopsysIP 授权业务发展相对较晚,早期主要是作为其 EDA 软件的配套服务,近年来随着芯片用量和品类的不断扩大,IP 授权业务营收增长持续提速,公司也在不断加大对 IP 业务的投入,2014 年以来进行了多宗 IP 企业并购,覆盖 ASIP、IoT、存储器到 SerDes 等多个领域。Synopsys 的 IP 业务发展方式主要是自研+并购。▲Cadence 除 Tensilica 以外的主要 IP 核能力
Cadence 的 IP 产品占比较低但整体增速较高,2012 营收占比约为 7%,2019 提升到13%,7 年间营收复合增长率达 18.45%,远高于整体营收的 8.42%,从 2012 年不到 1亿美元收入增长至 3.04 亿美元(2019 FY)。 Cadence 自 2009 年以来营收长期实现较为稳定的增长,2009~2019 年复合增长率为8.42%,2020H 全球疫情下游终端需求疲软的影响下亦保持了 7.15%的同比增长率。 与 ARM、Synopsys 类似,Cadence 毛利率较高,2006 年以来长期维持在 80%~90%之间,净利率波动较大,2019 年实现净利率 42.33%,ROE 实现 58.32%。研发支出占营收比重则较前两家大,2016 年以来均约为 40%。▲Cadence 2013 年以来 ROE 逐渐走高,2019 年达 58.32%