《advanced fpga designed》 ch3 architecting power

这一章讨论第三个物理特性，功耗。

一些FPGA厂商提供低功耗的CPLD但是这些器件在尺寸和性能上并不够强大。在cmos中电容损耗定义为：I = V * C * f。电容C与在任何给定时间触发的门的数量和连接门的路径的长度直接相关。

我们主要谈论以下几个方面：

*时钟在动态功耗中的控制

*在门控时钟上管理时钟偏斜。

*输入功耗控制，核电压影响，双边缘触发器的指导，在终端降低静态功耗。

3.1时钟控制

最有效的做法是在数据输入/输出的阶段不使用动态时钟配置。推荐的方法是使用触发器上的时钟使能引脚或使用全局时钟选择器。不要仅简单的使用clock gateing。举例：仅使用全局时钟门控所有的触发器和组合逻辑都是激活的。时钟门控是减少动态功耗的直接方法，但会在实现和综合分析方面造成困难。门控时钟引入了新的时钟域，并将为FPGA设计人员带来困难。

门控时钟详细介绍：https://blog.csdn.net/icxiaoge/article/details/80792819

3.1.1 时钟偏斜

如图组合逻辑中的延迟定义为dL，时钟线上的延迟定义为dC。若dL

3.1.2时钟偏斜处理

控制时钟偏斜。

3.2输入控制

经常被忽视的降低功耗的技术是输入转换率。在高压和低压同时导通的条件下，CMOS输入缓冲器会产生过多的电流消耗。

为了最大程度地降低输入设备的功耗，应减少驱动信号的上升和下降时间。浮动输入和欠压输入均会造成不必要的损耗。

3.3降低供电电压

降低输入电压不是一个好的手段但是它对功耗降低影响很大。低供电电压也会对效率有影响。

3.4双边沿触发器

期望高扇出网络每次触发可以实现全部功能。双边带触发器可以使数据在时钟的任意沿进行传播。示例：always @(posedge clk or negedge clk)。

3.5修正终端

负载外接管脚需要上拉或者下拉时需要电阻。

3.6总结

*应使用时钟控制资源，例如时钟使能触发器输入或全局时钟多路复用器来代替直接时钟门控。

*门控时钟会降低动态功耗，但是会在实现的时候带来时序问题。

*信号的上升和下降时间越短功耗越低。

*当输入终端不使用buffer，不要让其悬空。