I2C协议研读（十）

13 I / O阶段和总线线路的电气规范和时序：ELECTRICAL SPECIFICATIONS AND TIMING FOR I/O STAGES AND BUS LINES

13.1 标准和快速模式设备

表4列出了F / S模式I2C总线设备的I / O电平，I / O电流，尖峰抑制，输出斜率控制和引脚电容。表5给出了I2C总线的时序特性，总线电容和噪声容限。图31显示了I2C总线的时序定义。

表5中指定的SCL时钟的最小HIGH和LOW周期确定了标准模式设备的最大位传输速率为100 kbit / s，快速模式设备的最大位传输速率为400 kbit / s。标准模式和快速模式I2C总线设备必须能够以其自己的最大比特率跟踪传输，要么能够以该速度进行发送或接收，要么通过应用第8节中描述的时钟同步程序来强制传输。 主机进入等待状态并延长SCL信号的LOW周期。 当然，在后一种情况下，比特传输速率降低了。

13.2 高速模式设备：Hs-mode devices

表6列出了I2C总线Hs模式设备的I / O电平，I / O电流，尖峰抑制，输出斜率控制和引脚电容。总线上的高电平和低电平的噪声容限与为F / S模式I2C总线设备指定的容限相同。

图32显示了高速模式下所有的时域参数。高速模式中并不存在“normal”START条件S。地址位和读写位、确认位以及数据位的时域参数都相同。应答位之后，只有第一个SCLH时钟信号的上升沿才具有较大的值，因为外部Rp无需内部电流源即可上拉SCLH。

总线的Hs模式时序参数在表7中指定。SCLH时钟信号的最小HIGH和LOW周期以及最大上升和下降时间决定了最高比特率。

内部产生的SCLH信号的低电平和高电平周期分别为200 ns和100 ns，一个Hs模式主机可以满足外部SCLH时钟脉冲的时序要求（考虑上升和下降时间），最大比特率为3.4 Mbit / s。因此，HS模式主机可以使用10 MHz或10 MHz的倍数的基本频率来生成SCLH信号。 SCLH时钟的最大高电平和低电平周期没有限制，最低比特率也没有限制。

时序参数与每条总线上高达100 pF的容性负载无关，从而允许最大可能的3.4 Mbit / s比特率。
在总线上的较高容性负载下，比特率逐渐降低。
表7中规定了400 pF电容性总线负载的时序参数，允许最大位速率为1.7 Mbit / s。
对于100 pF至400 pF之间的电容性总线负载，必须线性内插时序参数。
上升和下降时间与传输线SDAH和SCLH的最大传播时间一致，以防止open ends发生反射。