浅谈半导体工艺：Bulk Si,SOI,FinFET,GAA等工艺

半导体发展至今，无论是从结构和加工技术多方面都发生了很多的改进，如同Gordon E. Moore老大哥预测的一样，半导体器件的规格在不断的缩小，芯片的集成度也在不断提升，工艺制程从90nm、65nm、45nm、32nm、22nm、14nm、10nm、到现在的7nm(对应都是MOS管栅长)，目前也有了很多实验室在进行一些更小尺寸的研究。随着MOS管的尺寸不断的变小，沟道的不断变小，出现各种问题，如短沟道效应(DIBL、迁移率退化…)、栅极漏电、泄漏功率大等诸多问题，原先的结构开始力不从心，没有办法从现有的工艺制程中得到优良的结果，于是各个专家大佬不断的从材料、结构、工艺这三个方面找花样，解决问题，为下一代的工艺制程提供方案。

 

首先，就材料而言，GaN、SiC、石墨烯、硅烯、二硫化钼、III-V族化合物半导体、二维原子晶体材料等新材料的出现，在原有结构下，将原先的掺杂沟道材料或者衬底材料换成新型材料，不仅能解决现有问题，而且提供了更多的应用场景。以GaN工艺为例，GaN为衬底。

图1，以GaN为衬底的HEMT结构

材料的出现无疑是给目前器件设计(小型化，刻苦的工作环境等)瓶颈带来了希望，这些材料同时也带来了很多优越性(高频特性、工作稳定性、更好的亚阈值特性等)。

 

Ex原先设计的栅极材料铝转变为多晶硅，以及后来又再次转到金属电极。在半导体工业的早期，金属铝通常被用作MOS的首选栅极材料，但是后来多晶硅被选为栅极材料。它庆幸入选的原因有：第一，早期的MOS制造过程始于源和漏区域的定义和掺杂，使用限定形成铝金属栅极的栅极氧化物区域的栅极掩模。但如果栅极掩模未对准，则其产生寄生重叠输入电容Cgd和Cgs。第二，MOS晶体管的阈值电压与栅极和沟道之间的功函数差异相关。但是，随着晶体管的缩小，这确保了器件的工作电压也降低了。具有这种高阈值电压的晶体管在这种条件下变得不可操作。使用金属作为栅极材料导致与多晶硅相比更高的阈值电压，因为多晶硅将具有与体Si沟道相同或相似的组成。此外，由于多晶硅是半导体，因此其功函数可以通过调整掺杂水平进行调制。

而金属栅极又卷土重来了。在多晶硅和栅极氧化物的界面处形成耗尽区，随着器件继续缩小，该多晶硅耗尽变大，并且相当于氧化物厚度的较大部分将限制栅极氧化物电容。多元消耗的负面影响是由于反型层电荷密度的降低和器件性能的降低。因此，除了栅极氧化物厚度外，还需要将多晶硅的耗尽层厚度最小化。消除多余效应的一个解决方案是使用金属栅极而不是多晶硅栅极。金属栅极不仅消除了多元消耗效应，不同的金属用于NMOS和PMOS，因为NMOS和PMOS需要不同的功能，还能使用高K电介质。

 

就结构而言，之前发过一篇文章，那里介绍了FET很多的结构，或者说种类，每种结构都有它的优越性，各自擅长的领域也有所不同。如以GaN为衬底的FET就在高速，频率高，效率高，耐热性强，高功耗的应用领域很吃香，当然不是它不合适一般的低频芯片集成，而是考虑到经济效应的问题。

 

结构，就目前而言可以归类为Bulk Si (Planar FET也就是常说的体硅平面结构，或者说是传统平面型晶体管技术)、FinFET(鳍式场效应晶体管)、GAA(Gate-All-Around，环绕栅极技术)…，其实可以统称传统的平面体硅技术为二维型体硅结构，后来各技术的衍生FinFET结构等都可以统称为三维型体硅结构。

至于二维原先的有些结构改进同时也可以应用到所谓的三维结构，三维工艺其加工会比较繁琐，因此还需要不断提升加工工艺，才能到达工业化的制程。

 

工艺, 在过去的几十年中，为了延续传统平面型晶体管制造技术的寿命，弥补关键尺寸缩小给传统平面型晶体管带来的负面效应，以 前的三位老大哥Intel、台积电、 AMD为代表的制造厂商(目前的老大哥走了一位，三星出来了，AMD转成现在的GlobalFoundries)研究出了很多能够改善传统平面型晶体管性能的技术，这些技术中，已经投入商用的技术尤以面向改善沟道性能的应变硅技术和改善栅极性能的HKMG(High-K 栅氧化物层 +金属栅极)技术为代表，两大辅助工艺引起很大的轰动，也渐渐的加到了各大工艺制程中，下面先简单的介绍下两大辅助主动技能。

应变硅技术，晶体管尺寸迭代变小带来了垂直电场引起的迁移率劣化。有许多方法来增强晶体管的性能和移动性。一种方法是在通道中使用薄锗膜，因为锗具有较高的载流子迁移率。另一种方法是通过在通道中引入机械应变来使用应变硅。应变硅技术涉及使用各种手段物理地拉伸或压缩硅晶体，这进而增加载流子（电子/空穴）迁移率并增强晶体管的性能。

Ex，当通道被压缩应力时，可以增加PMOS的空穴迁移率。为了在硅沟道中产生压缩应变，通过外延生长将源极和漏极区域填充Si-Ge膜。Si-Ge通常包含20％的锗和80％的硅混合物(PMOS管漏源区内的 eSiGe 层掺杂的 Ge 元素比例也已经达到了40%的水平，很难再为沟道提供更高级别的应变)。Si和Ge原子的数量等于原始的Si原子。锗原子大于硅原子。所以当一个力量被创建时，它会推动通道并提高空穴流动性。提高半导体的迁移率提高了驱动电流和晶体管速度。

eSiGe 面向的对象是 PMOS 管中的沟道，而 SiC 则面向 NMOS 管中的沟道，与 eSiGe 能为PMOS管沟道的纵向方向施加应变力的道理相反，由于C原子的体积比 Si原子小，因此 SiC 化合物的晶格常数比Si小，这样当把 SiC 层嵌入 NMOS 管的漏源极之后，便可对沟道纵向方向施加拉伸应变力。

HKMG技术，SiO2电介质的厚度应与其通道长度成正比。65nm节点需要约2.3nm的有效氧化物厚度（EOT）（实际1.6nm）。但是，如果氧化物厚度进一步降低到这一点以下，则载流子现象的直接隧穿将占主导地位，栅极泄漏增加到不可接受的极限。因此，氧化物的厚度限制约为1.6nm(HKMG 技术中 High-K 绝缘层的厚度已经被减小到 0.9nm的水平)，这是通过栅极至沟道隧道泄漏（也称为量子力学隧道）设置的。因此选择具有高介电常数（K）的介电材料，以增加氧化物电容，成不错的解决方案。由于可以使用更厚的电介质层，所以得到高的栅氧化物电容。较厚的层导致更少的载流子隧道。SiO2的介电常数为3.9，铪材料的介电常数约为25，恭喜二哈入选。HKMG是以 High-K 绝缘层替代传统的 SiO2氧化层，并以金属材料栅极替换旧有的硅材料栅极的一项技术，这项技术主要有助于晶体管开关速度的提升，并可减小栅极的漏电流。

以上两种工艺手段，或者说加工手段，是针对平面传统工艺的改进措施，一定的程度上解决了栅极宽度不断减小所带来的负面效应，但是沟道长度的不断下降，源、漏极区覆盖的耗尽层宽度在整个沟道中所占的比重增大，与沟道耗尽层重合程度也越来越大，这便会导致所谓的短沟道效应。

但应变硅技术的掺杂剂量不能再大，不能取得更好的应变效果时，当HK氧化物的厚度不能再降时，就需要进一步的解决方案了，SOI工艺、FinFET、GAA工艺开始萌芽，对于传统的MOS结构，随着沟道长度的缩小，栅极不能完全控制通道，这是不希望看到的。其影响之一是从漏极到源极引起更多的亚阈值泄漏，这从功耗角度来看不是很好。在常规MOS中，栅极不能控制远离其的泄漏路径, FinFET和SOI。采用这两种结构的主要目标是最大限度地提高栅极至沟道的电容，并最大限度地减小漏极间沟道电容。

 

SOI（绝缘体上硅）技术，传统MOS结构和SOI MOS结构的主要区别在于：SOI器件具有掩埋氧化层，其将基体与衬底隔离。SOI－ MOS的制造工艺与起始硅晶片之外的体MOS（传统MOS）工艺相似。SOI晶片有三层：1. 硅的薄表面层（形成晶体管）；2.绝缘材料的下层；3.支撑或“处理”硅晶片。掩埋氧化层的基本思想是减少寄生结电容。寄生电容越小，晶体管工作越快。由于BOX层，不存在远离栅极的泄漏路径，这会导致更低的功耗。

通常，SOI器件被分类为部分耗尽（PD）SOI和全耗尽（FD）SOI。与PD-SOI相比，FD-SOI具有非常薄的体结构，因此在运行期间完全耗尽。FD-SOI也称为超薄体SOI。对于PD-SOI，本体为50nm~90nm厚。而对于FD-SOI来说，本体厚约5nm~20nm。消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区，这便是所谓的全耗尽型 (Fully Depleted，FD) 晶体管，而传统的平面型晶体管则属于部分耗尽型 (PartialiyDepleted，PD) 晶体管。

SOI器件的优点：由于氧化物层隔离，漏/源寄生电容减小。因此，与体CMOS相比，器件的延迟和动态功耗更低；由于氧化物层，与体CMOS相比，阈值电压较不依赖于背栅极偏置，这使得SOI器件更适合于低功率应用；SOI器件的次阈值特性更好，漏电流较小；SOI器件没有闩锁问题；对于FDSOI晶体管，硅薄膜自然地限定了源漏结深，同时也限定了源漏结的耗尽区，从而可改善DIBL(Drain Induced Barrier Lowering，漏致势垒降低)等短沟道效应，改善器件的亚阈特性，降低电路的静态功耗。此外，FDSOI晶体管无需沟道掺杂，可以避免RDF(Random Dopants Fluctuation，随机掺杂涨落)等效应，从而保持稳定的阈值电压，同时还可以避免因掺杂而引起的迁移率退化。FD-SOI工艺可以将工作电压降低至大约0.4V，而相比之下Bulk CMOS工艺的最小极限值一般在0.9V左右。使用FDSOI的后向偏置技术可以提供更宽动态范围的性能，因此特别适合移动和消费级多媒体应用。

SOI器件的缺点：PD-SOI器件的缺点之一是它们具有历史效应。在PD-SOI中，随着身体变厚，浮体是明显的。因此，体电压取决于器件的先前状态。这种浮体电压可以改变器件的阈值电压。这可能导致两个相同晶体管之间的显着失配；SOI器件的另一个问题是自热。在SOI器件中，有源薄体在氧化硅上，这是绝热材料。在操作期间，有源区域消耗的功率不能轻易消散。结果，薄体的温度升高，这降低了器件的迁移率和电流；FD-SOI的挑战之一是制造薄体SOI晶片困难，换言之就是成本高。

 

FinFET技术：随着设备尺寸的缩小，在较低的技术节点，例如22nm的，具有在沟道长度，面积，功率和工作电压的缩放比例，短沟道效应开始变得更明显，降低了器件的性能。为了克服这个问题，FinFET就此横空出世。

前台积电首席技术官和伯克利公司的前任教授胡正明及其团队于1999年提出了FinFET的概念，并在2000年提出了UTB-SOI（FD SOI）。这两种结构的主要结构都是薄体，因此栅极电容更接近整个通道，本体很薄，大约在10nm以下。所以没有离栅极很远的泄漏路径。栅极可有效控制泄漏。

在鳍式场效应晶体管，该信道由一个薄的翅片由栅极在轻掺杂的薄基板包裹从三个侧面提供具有减少的漏电流和降低的短沟道效应的更好的静电控制形成.

FinFET是三维结构，也可称为三栅晶体管。FinFET可以在体硅或SOI晶片上实现。该FinFET结构由衬底上的硅体薄（垂直）翅片组成。该通道围绕通道提供了良好的通道三面控制。这种结构称为FinFET，因为它的Si体类似于鱼的后鳍。

在Bulk　Si－MOS（平面结构MOS）中，沟道通道是水平的。在FinFET通道中，它是垂直的。所以沟道的有效长度应该是：

有些沟道长度= 2 ＊翅片高度+翅片宽度，翅片高度＝鳍的高度，翅片厚度＝鳍的厚度

这种类型的栅极结构提供了对沟道传导的改进的电控制，并有助于降低漏电流并克服一些短沟道效应。

FinFET技术提供了超过体CMOS的许多优点，例如给定晶体管占空比的更高的驱动电流，更高的速度，更低的泄漏，更低的功耗，无随机的掺杂剂波动，因此晶体管的移动性和尺寸更好，超过28nm。在常规MOS中，掺杂被插入通道中，减少各种SCE并确保高Vth。在FinFET中，栅极结构被缠绕在通道周围并且主体是薄的，从而提供更好的SCE，因此通道掺杂是可选的。这意味着FinFET受掺杂剂诱导的变化的影响较小。低通道掺杂还确保通道内载体的更好的移动性。因此，性能更高。在这里注意到的一点是，FinFET和SOI技术都将Body Thickness作为新的缩放参数。

 

总的来说，由于SOI技术非常接近平面体硅技术，所以跟以前的体硅工艺兼容起来会简单些。SOI对FinFET的另一个优点是具有良好的背栅极偏置选项。通过在BOX下面创建后门区域，可以控制Vt。这使其适用于低功率应用。减少寄生电容,提高器件频率,与体硅相比SOI器件的频率提高20-35%。由于减少寄生电容。降低漏电流，SOI器件的功耗下降35-70%。FD-SOI消除了闩锁效应，Latch up 是指CMOS晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。SOI技术的主要限制是：晶片的成本高于体硅晶片，因为它非常难以控制整个晶圆上的锡硅膜；与SOI相比，FinFET具有更高的驱动电流。此外，在FinFET中，应变技术可用于增加载流子迁移率。FinFET的缺点之一是其复杂的制造工艺。

 

GAA（Gate-All-Around）纳米技术，Gate-All-Around就是环绕栅极，相比于现在的FinFET Tri-Gate三栅极设计，将重新设计晶体管底层结构，克服当前技术的物理、性能极限，增强栅极控制，性能大大提升。三星的GAA技术叫做MBCFET(多桥通道场效应管)；

这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状（可以理解为棍状）或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现MOSFET的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比FinFET的三面包裹更为顺畅。在应用了GAA技术后，业内估计基本上可以解决3nm乃至以下尺寸的半导体制造问题.

 

 

 

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参考文章：

https://yq.aliyun.com/articles/599871

https://zhuanlan.zhihu.com/p/54292579

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