ZYNQ学习笔记——信号/接口/引脚

上一篇文章了解了Zynq-7000 EPP设备的主要结构框架，今天继续学习Zynq-7000 EPP设备的主要信号/接口/引脚部分，主要接口和信号如下图所示：

Power Pins

PS I/O Pins

MIO‐EMIO

通过软件编程可将I/O信号传递至MIO管脚；I/O外围信号同时也可以通过EMIO接口传递至PL（包括PL设备引脚）。这有助于访问更多的设备管脚（PL管脚）以及允许I/O外围控制器与PL中的用户逻辑进行交互。

1. I/O Peripheral (IOP) Interface Routing
   大多数信号都可以通过MIO或EMIO访问，但其中一部分IOP信号只能通过MIO访问，还有一部分接口信号只允许通过EMIO进行访问。具体请看下图所示：
   

2. IOP Interface Connections
   外围系统连接图如下图所示：
   
   除了USB之外，PS外围设备的大多数I/O信号都可以通过MIO传递至PS引脚，或者通过EMIO传递至PL引脚。大多数外围设备(不包括千兆以太网)还在MIO和EMIO之间维护相同的协议。通过MIO以250Mhz数据速率可运行4位GMII接口；通过EMIO以125Mhzz数据速率可运行8位GMII接口。
   在互连方面，USB、以太网和SDIO外围设备连接到中央互连，以服务于六个DMA主机。软件通过AHB互连访问从机的Quad-SPI 和SMC外围设备。GPIO、SPI、CAN、UART和I2C仅保存控制器通过APB总线访问。所有控制和状态寄存器也可通过APB互连访问，但SDIO控制器（每个控制器都有两个AHB接口）除外。此架构旨在平衡每个控制器接口的带宽需求。

3. MIO Pin 分配注意事项
   通常，每个管脚分配给一个功能。但是需要注意的一点是：当使用EMIO作为传递信号的替代方案时，最大时钟频率可能会降低。

4. MIO‐at‐a‐Glance Table
   

5. MIO Signal Routing
   MIO使用四级多路复用将各种输入和输出信号多路复用和解多路复用到MIO管脚，具体情况如下图所示。高速数据信号（例如用于千兆以太网的RGMII和用于USB的ULPI）仅通过一个多路复用器级路由。较慢的信号（如UART和IIC端口）通过所有四个多路复用器级路由。任何MIO管脚都可以使用can-MIOCLK-CTRL寄存器编程为外部CAN控制器参考时钟。
   

6. PS–PL 电平移位器使能
   电平移位器使能分为输入和输出信号组。如果PL未通电，则必须将电平移位器设置为0x0。如果正在配置PL，则应将电平移位器设置为0xA，以禁用输入信号并防止故障传播到PS中。一旦PL完全配置，电平移位器启用应设置为0xF。

PL AXI接口

PL AXI接口基于AXI 3接口规范。每个接口由多个AXI通道组成。需要注意的是：必须通过LVL-SHFTR-EN启用PL级移位器，才能进行PL逻辑通信。

PL–PS信号

可编程逻辑接口组包含PS和PL之间的各种接口。输入由PL驱动，输出由PS驱动。信号可能有后缀，其中“N”后缀表示激活的低信号；否则信号为激活的高信号。“TN”后缀表示激活的低3态启用信号，是对PL的输出。对PL的输出信号始终驱动到高电平或低电平状态。PL-PS信号组如图所示：

1. Clocks and Resets
   PS时钟模块向PL提供四个频率可编程时钟（FCLK），这些时钟沿PS–PL边界物理分布。时钟也可以单独控制，FCLK时钟可以被路由到PL时钟缓冲器作为频率源。PS复位模块向PL提供四个可编程复位信号。这些信号与FCLK时钟异步，并通过写入slcr。
   
2. Interrupt Signals
   来自处理系统I/O外围设备（IOP）的中断被传递至PL，并异步断言到FCLK时钟。同样，PL可以向PS异步断言多达20个中断。其中16个中断信号作为外围中断映射到中断控制器，其中每个中断信号被设置为优先级并映射到一个或两个cpu。其余四个PL中断信号被反转，并被直接传递至nFIQ和nIRQ中断，再被传递至中断控制器的专用外设中断（PPI）单元。两个CPU各有一个nFIQ和nIRQ中断。PS-to-PL和PL-to-PS中断列如下图所示：
   
3. Event Signals
   PS支持往返于PL的处理器事件，这些信号与PS和FCLK时钟不同步。
   
4. Idle AXI, DDR Urgent/Arb, SRAM Interrupt Signals
   发送给PS的空闲AXI信号用于指示PL中没有未完成的AXI事务。在PL的驱动下，该信号是用于通过确保所有PL总线设备空闲来启动PS总线时钟关闭的条件之一。DDR紧急/arb信号用于向PS DDR内存控制器的四个AXI端口的DDR仲裁发送严重内存不足情况的信号。
   
5. DMA Req/Ack Signals
   有四组DMA控制器流量控制信号可供通过M_AXI_GP接口连接的多达四个PL从机使用。PL DMA 信号如下图所示：
   

PL I/O Pins