ZYNQ流水灯实验（FPGA控制）

1.创建新工程，一路next

2.选择对应型号板子

3.增加资源，创建.v文件，这里命名为led.v

4.定义模块，用到时钟输入和led输出

5.编写verilog代码

'timescale 1ns/1ps
module led(
    input sys_clk,		 //开发板输入时钟，50MHz
    output reg[1:0] led 		//输出led,用于控制开发板上两个led
    );
    reg[31:0] timer_cnt;     //定义一个32为定时器
    /*LED控制*/
    always@(posedge sys_clk)		//输入时钟的上升沿检测
begin
    if(timer_cnt >=32'd49_999_999)    	//开发板使用的晶振为 50MHz，1 秒计数
    begin 
    led<=~led; 		//led反转
    timer_cnt <=32'd0;		//计数器到达1s，计数器清零
    end
    else
    begin
    led<=led;		//led信号保持
    timer_cnt<=timer_cnt+32'd1;		//计数器加1
    end
 end
endmodule

6.运行

7.端口配置。查看原理图，配置相应端口


8.保存，生成约束文件，生成比特文件


9.板子上电，烧录程序