2014年哈工大计算机考研计算机组成原理部分试题及答案
注：试题是在王道论坛上面下载的，答案是参考教材和习题解答相关内容写的，如有错误，请评论指正，不吝赐教，共勉！
计算机组成原理部分
五
（1） 指令周期是CPU每取出并执行一条指令所需要的全部时间，最基本的指令周期包括取指周期和执行周期。
（2） 主存与cache的地址映射有直接映射、全相联映射、组相联映射，其中全相联映射的成本最高。
（3） 若浮点数格式中基值一定，且尾数采用规格化表示法，则浮点数的表示范围取决于阶码的位数而精度取决于尾数的位数。
（4） 在异步通信中，没有固定的总线传输周期，通信双方通过请求/响应信号联络。
（5） 已知[X]补=1.0000，则X=-1.0000，[X]补 =1.1000 [X]原=1.1000
（6） EFH
（7） 1101 0100 11110101
（8） 若控制单元CU采用微程序设计方法实现，当指令取至指令寄存器后，每一条机器指令微程序的入口地址根据指令操作码 ，通过微地址形成部件形成。
六
（1） 串行传输和并行传输有什么区别？
串行传输是指数据在一条线路上按位依次进行传输，线路成本低，但速度慢，适合于远距离的数据传输。并行传输是每个数据位偶有一条独立的传输线，所有的数据位同时传输其传输速度快、成本高，适合于近距离、高速传输的场合。
根据题目给出的字符格式，一帧包含1+8+1+1=11位
故波特率为（1+8+1+1）*120=1320bps=1320波特
（2） 主存系统的命中率4800/（4800+200）=0.96
平均访问时间50*0.96+250*0.04=58ns
（3） 多重中断：当CPU正在执行某个中断服务程序时，另一个中断源又提出了新的中断请求，而CPU又响应了这个新的请求，暂时停止正在运行的服务程序，转去执行新的中断服务程序，这称为多重中断，又称中断嵌套。为了实现多重中断需要具备
1）提前设置“开中断”指令
2）优先级别高的中断源有权中断优先级别低低中断源。
（4） DMA传送过程包括预处理、数据传送和后处理3个阶段。传送4KB的数据长度需
（4KB）/（4MBps）=0.001s
如果磁盘不断进行传输，每秒所需DMA辅助操作的时钟周期数为（1000+500）/0.001=1500000
故DMA辅助操作占用CPU的时间比率为
[1500000/(50*106)]*100%=3%
（5） 并行加法器由若干个全加器组成。串行进位链是指并行加法器中的进位信号采用串行传递。并行进位链是指并行加法器中的进位信号时同事产生的，又称先行进位、跳跃进位等。通常并行进位链有单重分组和双重分组两种实现方案。
七
（1）若X，Y均为正，则[X+Y]补=[X+Y]原=[X]原+[Y]原=[X]补+[Y] 补
若X，Y 均为负，则[X]补+[Y]补=-[-X]补-[-Y]补=-（[-X]原+[-Y]原）=-[-(X+Y)]原=[X+Y]补
若X，Y异号，设X为正，则[X]补+[Y]补=[X]补-[-Y]补=[X]原-[-Y]原=[X-(-Y)]原=[X+Y]补
（2）间址周期微操作
间址周期完成取操作数有效地址的任务
1）将指令的地址码部分（形式地址）送至存储器地址寄存器，记作Ad（IR）->MAR
2）向主存发送读命令，启动主存作读操作，记作1->R
3）将MAR（通过地址总线）所指的主存单元中的内容（有效地址）经数据总线读至MDR内，记作M（MAR）->MDR
4）将有效地址送至指令寄存器的地址字段，记作MDR->Ad(IR)
中断周期微操作
1）将特定地址“0”送至存储器地址寄存器，记作0->MAR
2）向主存发写命令，启动存储器作写操作，记作1->W
3）将PC的内容（程序断点）送至MDR，记作PC->MDR
4）将MDR的内容（程序断点）通过数据总线写入到MAR（通过地址总线）所指示的主存单元（0地址单元）中，记作MDR->M(MAR)
5）将向量地址形成部件的输出送至PC，记作向量地址->PC，为下一条指令的取指周期做准备
6）关中断，将允许中断触发器清零，记作0->EINT（该操作可直接由硬件线路完成）
水平型微指令由操作控制字段、判别测试字段和下地址字段三部分构成。因为微指令采用直接控制（编码）方式，所以其操作控制字段的位数等于微命令数，为28位。又由于后续微指令地址由下地址字段给出，故其下地址字段的位数可根据控制存储器的容量（512K*40位）定位9位。当微程序出现分支时，后续微指令地址的形成取决于状态条件，6个互斥的可判定外部条件，可以编码成3位状态位。非分支时的后续微指令地址由微指令的下地址地段直接给出。微指令的格式如图所示
| 操作控制 |
判断 |
下地址 |
28位 3位 9位
（3）