组合逻辑 和 时序逻辑

数字逻辑电路可以分为两类:一类是组合逻辑电路,一类是时序逻辑电路。

什么意思呢?

组合逻辑电路的输出仅仅取决于该时刻的输入信号,也就是说,它前一时刻的电路状态无关,再换句话说,这种电路的输入和输出之间没有反馈,它只有从输入到输出的反馈。其次,它是无记忆电路。out只和本时刻的in有关系,这是区别组合逻辑电路和时序逻辑电路的最根本的区别。

时序逻辑电路的输出不但与当前时刻的输入有关,而且和前一时刻的电路状态也有关系。


举个例子吧,如果某个电路的特征方程是Q(n+1)=F{J,K,Q(n)},其中Q为输出,n代表时刻,J和K为输入,通过方程可以看到n+1时刻的Q值不仅和当前的J和K有关,还和n时刻的Q值有关,这就是时序逻辑电路;


记不清在哪位牛人的博客中看到过::在verilog中,时序逻辑电路赋值用<=,组合电路赋值用=。

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