STA基础知识（二）时钟特性

 时钟的时序特性主要分为时钟延迟（clock latency）、时钟偏斜（clock skew）和时钟抖动（clock jitter）。

 

 1、时钟延迟（clock latency）

    时钟延迟是指时钟信号从时钟源输出端口到达时序单元时钟输入端口所需要的传播时间，如图所示。

 

     由于OCV（片上工艺偏差，On-Chip Variation）和PVT（process工艺、voltage电压、temperature温度）等因素会不同幅度地影响时钟输入的延时不确定性，从而导致整个设计时序的不确定。所以时钟输入延时越短，时钟树性能越好，这样可以减少其他外在因素对时钟树性能的影响。

 

2、时钟偏斜（clock skew）

    非理想情况下，由于时钟线长度及时钟树叶节点负载不同等因素，导致时钟信号到达同一时序路径下的相邻两个时序单元时钟端口的时间并不相同，这种时钟信号之间的偏移就是相同时钟信号之间的时钟偏斜，如图所示。

 

     实际设计中，时钟信号到达每一个时序单元时钟端口的延时不可能完全相同，时钟偏斜是肯定存在的，这是时序分析中必须要考虑的因素。静态时序分析主要分为布局布线前和布局布线后两个阶段，两者的主要区别在于：后者有具体的互连线长度、宽度、信号分布情况等信息，所以后者可以更加准确地估计互连线延迟，以及时钟树网络的延迟；而前者只能根据设计电路和面积的大小等简单信息估计线上延迟和时钟树的延迟。

 

3、时钟抖动（clock jitter）

    芯片工作过程中通常都是根据系统时钟脉冲信号同步工作的，在时钟电路设计实现中，不同实现单元的速度在不同时刻可能有着大小不一的差别，时钟信号可能并不能准确地在理想的信号边缘到来之前的瞬间保持在其正确的信号值上，它保持稳定所需的时间比理想情况有一定的偏移，这种偏移是在同一个时序单元的时钟输入端口上的时钟偏移。该时钟偏移主要表现为时钟抖动，如图所示。

    时钟抖动是永远存在的，该时钟抖动带来的影响在静态时序分析中可以通过设置时序裕度值来解决。

 

 

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