在FPGA中何时用组合逻辑或时序逻辑

本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习的机会。

系统性的掌握技术开发以及相关要求，对个人就业以及职业发展都有着潜在的帮助，希望对大家有所帮助。后续会陆续更新 Xilinx 的 Vivado、ISE 及相关操作软件的开发的相关内容，学习FPGA设计方法及设计思想的同时，实操结合各类操作软件，会让你在技术学习道路上无比的顺畅，告别技术学习小BUG卡破脑壳，告别目前忽悠性的培训诱导，真正的去学习去实战应用，这种快乐试试你就会懂的。话不多说，上货。

 

 

在FPGA中何时用组合逻辑或时序逻辑

 

作者：郝旭帅  校对：陆辉

 

在设计FPGA时，大多数采用Verilog HDL或者VHDL语言进行设计（本文重点以verilog来做介绍）。设计的电路都是利用FPGA内部的LUT和触发器等效出来的电路。

 

数字逻辑电路分为组合逻辑电路和时序逻辑电路。时序逻辑电路是由组合逻辑电路和时序逻辑器件构成（触发器），即数字逻辑电路是由组合逻辑和时序逻辑器件构成。所以FPGA的最小单元往往是由LUT（等效为组合逻辑）和触发器构成。

 

在进行FPGA设计时，应该采用组合逻辑设计还是时序逻辑？这个问题是很多初学者不可避免的一个问题。

 

设计两个无符号的8bit数据相加的电路。

组合逻辑设计代码：

module adder_8bit (    input   wire        [7:0]   dataa,  input   wire        [7:0]   datab,    output  wire        [8:0]   datas);​