sv基础-过程语句和子程序

硬件过程

initial 和 always 这部分过程与verilog 无异，

always

always @（event） ，event 是敏感信号，报错了时钟变化，数据变化等，只要能够触发就可以作为敏感信号。

initial

initial 不需要触发信号，在0时刻执行，内部可以通过时间控制执行顺序。initial 可以用在module interface 和program 中。注意要用begin end 指明作用区域。

function

function 和c c++ 中的很相似，可以指定输入输出参数和引用参数。

1. 通过返回值返回。
   参数类型不指定默认使用logic
   function int test(input a)
   return a*2
2. 无返回值
   function void test(input a,output b ) //
   b = a*2;

task

function 中无法使用延时函数，所以最好都是用task。
task test(input a,output b )
…
endtask