最大限度提高STT-MRAM IP的制造产量

        铸造厂需要传统的CMOS制造中不使用的新设备，例如离子束蚀刻，同时提高MTJ位单元的可靠性，以支持某些应用所需的大（1Mbit〜256Mbit）存储器阵列密度。

        尽管STT-MRAM技术具有足够的耐久性和读/写等待时间，但对工艺变化的敏感性可能会导致可靠性问题。MTJ位单元的缺点之一是读取窗口小，即高阻状态和低阻状态之间的差异通常仅为2-3倍。结果感测MTJ位单元的值比sram位单元困难得多。

        STT切换是一个随机过程。这意味着减少写电流可提高能效，但会增加写错误的可能性，并降低良率。为了达到可接受的良率并保持现场可靠性，设计人员需要实施复杂的ECC解决方案。仅依靠冗余元素（例如额外的行或列）会导致较高的面积开销，并降低MRAM的密度优势。因此与传统的CMOS存储器技术不同，ECC和冗余机制的组合是克服MRAM的独特随机性和工艺变化相关制造挑战的最佳方法。

        ECC数学表明，要达到一定的芯片故障率（CFR），代工厂必须达到的存储器位故障率（BFR）在更大的阵列尺寸下变得越来越严格。假设对于64Mb存储器阵列大小存在随机缺陷，针对最严格的汽车ASIL-D级别（相当于SoC级别FIT率为10）的应用程序至少需要DECTED（双错误纠正，三错误检测）级别的ECC，如今，MTJ位单元的代工厂所能达到的BFR水平。虽然ECC方案可以更加宽松（例如SECDED-单错误纠正，双错误检测）以用于消费类应用和/或较小的阵列尺寸，但是较大的阵列尺寸将需要更加复杂的ECC机制来满足可接受的有缺陷零件的总体水平最终用户的每百万（DPPM）。

可纠正错误的类型/ ECC方案	封存	决定
一个软错误或一个硬错误	是	是
两个硬错误	没有	是
一个软错误和一个硬错误	没有	是
两个软错误	没有	是

表1：ECC方案比较

        为了最大程度地提高制造良率，存储器BIST解决方案必须在存储器阵列中利用额外的冗余元件，并提供复杂的ECC解决方案（支持DECTED）以保护芯片上更大的MRAM。