TI_DSP总线bus - 3（Bridge,总线连接master与slave表）

Table 4-1列出来了master与slave的连接。

• Y  — 表示master与slave之间有连接（是指通过总线连接master与slave，这里的master与slave没有跨越不同速率的总线）；

•  -  — 表示master与slave之间没有连接，即不存在该master对slave的访问；

• n —  表示master与slave之间通过Bridge n连接（直接通过Bridge n连接，或者Bridge n连接了master与slave所连接的两个不同速率的总线）。

如图（Table 4-1）所示：

AIF_Master通过Bridge 7访问了MSMC_SES（DDR的接口）；

AIF_Master与CorePacx_SDMA （x=0,1,2,3,SDMA中的S=Slave，表示CorePac资源作为被访问的对象，即是CorePac提供给协处理的用于访问CorePac内部L1，L2快速内存的接口，该接口由CorePac内部的EMC子模块提供）之间有总线连接（Y），根据” TI_DSP总线bus - 2”中的图可知，FFTC实际上是通过CPU/3总线直接访问CorePacx_SDMA的。

Figure 4-1，4-2两个图是对"TI_DSP总线bus - 2"中TeraNet switch fabric图中的连接CPU/2总线与CPU/3总线的Bridge的详细描述，描述了Master是怎么通过CPU/2总线（or CPU/3总线）进入Bridgen，然后通过Bridgen的速率转化，进而进入到CPU/3总线（or CPU/2总线），最后访问slave。

如Figure 4-1，4-2所示：

还以AIF_Master为例，AIF_Master首先向CPU/3总线发起访问请求，然后进入连接CPU/2总线的Bridge（即Figure 4-1中的Bridge 5~10，Bridge 5~10就是连接CPU/3与CPU/2总线的Bridge，是个Bridge组），根据Table 4-1，对于AIF_Master，将选择Bridge 7，所以通过Bridge 7的速率转换，AIF_Master的访问请求进入CPU/2总线（见图Figure 4-2），最后发起对MSMC_SES端口的访问，进而可以访问到DDR。

Figure 4-2中的Bridge 1~4是连接CPU/2与CPU/3的Bridge，是个Bridge组，不再举例说明。