FPGA---ucf文件编写

摘要:本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束,主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。

Xilinx FPGA设计约束的分类

Xilinx定义了如下几种约束类型:

• “Attributes and Constraints”
• “CPLD Fitter”
• “Grouping Constraints”
• “Logical Constraints”
• “Physical Constraints”
• “Mapping Directives”
• “Placement Constraints”
• “Routing Directives”
• “Synthesis Constraints”
• “Timing Constraints”
• “Configuration Constraints”

通过编译UCFuser constraints file)文件可以完成上述的功能。

还是用实例来讲UCF的语法是如何的。

 

1 RTL Schematic

是顶层文件RTL图,左侧一列输入,右侧为输出,这些端口需要分配相应的FPGA管脚。

   1: NET "pin_sysclk_i" LOC = AD12 | TNM_NET = pin_sysclk_i;

   2: TIMESPEC TS_pin_sysclk_i = PERIOD "pin_sysclk_i" 15 ns HIGH 50 %;

   3: #

   4: NET "pin_plx_lreset_n_i"  LOC = B18;

   5: #

   6: NET "pin_plx_lhold_i"  LOC = C17;

   7: NET "pin_plx_lholda_o" LOC = D17 | SLEW = FAST;

   8: #

   9: NET "pin_plx_ads_n_i"  LOC = E18;

  10: NET "pin_plx_ads_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  11: #

  12: NET "pin_plx_lw_r_n_i"  LOC = E9;

  13: NET "pin_plx_lw_r_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  14: #

  15: NET "pin_plx_blast_n_i"  LOC = D18;

  16: NET "pin_plx_blast_n_i" OFFSET = IN 6.3 ns AFTER "pin_sysclk_i" HIGH;

  17: #

  18: NET "pin_plx_lad_io<0>" LOC = AD13 | SLEW = FAST | TNM = LAD;

  19: NET "pin_plx_lad_io<1>" LOC = AC13 | SLEW = FAST | TNM = LAD;

  20: NET "pin_plx_lad_io<2>" LOC = AC15 | SLEW = FAST | TNM = LAD;

  21: NET "pin_plx_lad_io<3>" LOC = AC16 | SLEW = FAST | TNM = LAD;

  22: NET "pin_plx_lad_io<4>" LOC = AA11 | SLEW = FAST | TNM = LAD;

  23: NET "pin_plx_lad_io<5>" LOC = AA12 | SLEW = FAST | TNM = LAD;

  24: NET "pin_plx_lad_io<6>" LOC = AD14 | SLEW = FAST | TNM = LAD;

  25: NET "pin_plx_lad_io<7>" LOC = AC14 | SLEW = FAST | TNM = LAD;

  26: NET "pin_plx_lad_io<8>" LOC = AA13 | SLEW = FAST | TNM = LAD;

  27: NET "pin_plx_lad_io<9>" LOC = AB13 | SLEW = FAST | TNM = LAD;

  28: NET "pin_plx_lad_io<10>" LOC = AA15 | SLEW = FAST | TNM = LAD;

  29: NET "pin_plx_lad_io<11>" LOC = AA16 | SLEW = FAST | TNM = LAD;

  30: NET "pin_plx_lad_io<12>" LOC = AC11 | SLEW = FAST | TNM = LAD;

  31: NET "pin_plx_lad_io<13>" LOC = AC12 | SLEW = FAST | TNM = LAD;

  32: NET "pin_plx_lad_io<14>" LOC = AB14 | SLEW = FAST | TNM = LAD;

  33: NET "pin_plx_lad_io<15>" LOC = AA14 | SLEW = FAST | TNM = LAD;

  34: NET "pin_plx_lad_io<16>" LOC = D12 | SLEW = FAST | TNM = LAD;

  35: NET "pin_plx_lad_io<17>" LOC = E13 | SLEW = FAST | TNM = LAD;

  36: NET "pin_plx_lad_io<18>" LOC = C16 | SLEW = FAST | TNM = LAD;

  37: NET "pin_plx_lad_io<19>" LOC = D16 | SLEW = FAST | TNM = LAD;

  38: NET "pin_plx_lad_io<20>" LOC = D11 | SLEW = FAST | TNM = LAD;

  39: NET "pin_plx_lad_io<21>" LOC = C11 | SLEW = FAST | TNM = LAD;

  40: NET "pin_plx_lad_io<22>" LOC = E14 | SLEW = FAST | TNM = LAD;

  41: NET "pin_plx_lad_io<23>" LOC = D15 | SLEW = FAST | TNM = LAD;

  42: NET "pin_plx_lad_io<24>" LOC = D13 | SLEW = FAST | TNM = LAD;

  43: NET "pin_plx_lad_io<25>" LOC = D14 | SLEW = FAST | TNM = LAD;

  44: NET "pin_plx_lad_io<26>" LOC = F15 | SLEW = FAST | TNM = LAD;

  45: NET "pin_plx_lad_io<27>" LOC = F16 | SLEW = FAST | TNM = LAD;

  46: NET "pin_plx_lad_io<28>" LOC = F11 | SLEW = FAST | TNM = LAD;

  47: NET "pin_plx_lad_io<29>" LOC = F12 | SLEW = FAST | TNM = LAD;

  48: NET "pin_plx_lad_io<30>" LOC = F13 | SLEW = FAST | TNM = LAD;

  49: NET "pin_plx_lad_io<31>" LOC = F14 | SLEW = FAST | TNM = LAD;

  50: TIMEGRP "LAD" OFFSET = IN 6.4 ns AFTER "pin_sysclk_i" HIGH;

  51: TIMEGRP "LAD" OFFSET = OUT 3.1 ns BEFORE "pin_sysclk_i" HIGH;

  52: #

  53: NET "pin_plx_ready_n_o" LOC = F18 | SLEW = FAST;

  54: NET "pin_plx_ready_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  55: #

  56: NET "pin_plx_bterm_n_o" LOC = D10 | SLEW = FAST;

  57: NET "pin_plx_bterm_n_o" OFFSET = OUT 4.2 ns BEFORE "pin_sysclk_i" HIGH;

  58: #

  59: NET "pin_led_o<0>" LOC = D22;

  60: NET "pin_led_o<1>" LOC = C22;

  61: NET "pin_led_o<2>" LOC = E21;

  62: NET "pin_led_o<3>" LOC = D21;

  63: NET "pin_led_o<4>" LOC = C21;

  64: NET "pin_led_o<5>" LOC = B24;

  65: NET "pin_led_o<6>" LOC = C20;

  66: NET "pin_led_o<7>" LOC = B23;

1. UCF example

对上面的UCF文件进行一些注释:

UCF文件主要是完成了管脚的约束、时钟的约束,以及组的约束。

第一、二行:主要定义了时钟以及对应的物理管脚。

第一行,端口pin_sysclk_i 分配到FPGA管脚AD12,并放到了 pin_sysclk_i group中。那如何得知是AD12的管脚呢,请看图2FPGA管脚AD12 是一个66MHz的外部时钟。FPGA的开发板肯定有电路原理图供你分配外部管脚。

 

2,电路原理图

第二行:时钟说明:周期15ns,占空比50%。关键词TIMESPECTiming Specifications),即时钟说明。一般的语法是:
TIMESPEC "TSidentifier"=PERIOD "timegroup_name" value [units];

其中TSidentifier用来指定TS(时钟说明)的唯一的名称。

第七行:pin_plx_lholda_o 连接至物理管脚 D17,并配置该管脚电平变化的速率。关键词:SLEW,用来定义电平变化的速率的,一般语法是:

       NET "top_level_port_name" SLEW="value";
       其中value = {FAST|SLOW|QUIETIO}, QUIETIO仅用在Spartan-3A

第十行:定义pin_plx_ads_n_i 输入跟时钟的关系。OFFSET INOFFSET OUT的约束。OFFSET IN 定义了数据输入的时间和接收数据时钟沿(capture Edge)的关系。

一般的语法是:OFFSET = IN value VALID value BEFORE clock

                  OFFSET = OUT value VALID value AFTER clock

 

时序图(OFFSET IN

例子:
NET "SysCLk" TNM_NET = "SysClk";
TIMESPEC "TS_SysClk" = PERIOD "SysClk" 5 ns HIGH 50%;
OFFSET = IN 5 ns VALID 5 ns BEFORE "SysClk";

上面的定义了基于SysClk的全局OFFSET IN的属性。时序可看图3.

 

时序图(OFFSET OUT

例子:

NET "ClkIn" TNM_NET = "ClkIn";
OFFSET = OUT 5 ns AFTER "ClkIn";

上面设置主要是定了了时钟跟数据的时间关系,时序图4。可以看到这时一种全局定义,Data1 Data2输出时间都受到 OFFSET = OUT 5 ns AFTER "ClkIn" 的约束。如果需要单独定义输出端口的OFFSET OUT的,需要制定相应的NET,可参考表1中的第57行。

1849行:pin_plx_lad_io<*> 被归到了名称为LADTMN(Timing name),这个可以说是GROUP的约束。这样往往给约束带来方便,不用一个一个的NET 或者INST进行约束。

5051行:对TIMEGRP LAD进行OFFSET INOUT的定义。

在时序约束中,在这里还未提及FROM TO的约束。FROM TO的约束主要是用来两个同步模块之间的时间关系的约束。在这里不做深入的讨论。

至此,基本上把一般的UCF文件的作用进行了注释。

注:一般的时间的约束需要通过静态的时序分析,然后再设定相应PERIODOFFSET IN 以及OFFEET OUT等的时间参数。

当然在例子中还没有涉及到区域的约束。下面会试图说一下。

ISE进行综合后会将设计代码生成相应的逻辑网表,然后经过translate过程,转换到Xilinx特定的底层结构和硬件原语,MAP过程就是将映射到具体型号的器件上,最后就是就是布线和布局的操作了。

区域的约束相当于将布局过程中指定特定型号的器件的位置,这完全可以通过FloorPlannerGUI界面进行设置,用图形界面设置完后,配置信息会放到UCF中,这里只介绍UCF的使用。

例如:

INST "Done" LOC = "SLICE_X32Y163" ;    #Done映射为一个寄存器,映射到SLICE_X32Y163的位置上。(32163)相当于一个坐标,可以用FloorPlanner进行查看。
INST"BRAM4/BU2/U0/blk_mem_generator/valid.cstr/ramloop[0].ram.r/v4_init.ram/TRUE_DP.SINGLE_PRIM.TDP"LOC = "RAMB16_X2Y22" ; #RAM16的一个映射。

又例如,X,Y,Z是对应的是寄存器。现在想把它们放在一个指定的区域中,我可以这样写,

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

INST “X” AREA_GROUP = reg;

AREA_GROUP reg RANGE = SLICE_X1Y1 :SLICE_X1Y6;

注:如何查看INST中的名称呢?在ISE中 Timing constraints editor中可以查看。

注:NETLOCTNM_NETTIMESPECPERIODOFFSETINOUTSLEWHIGH等都是关键字,UCF文件是大小敏感的,端口名称必须和源代码中的名字一致,且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。

其实上述都是约束的入门的内容,如果要想深入的了解的话,请参考Ref1

笔者也是初学者,如果有什么不对的地方,请批评指正。

 

 

 

 

 

 

 

ISE 约束文件的基本操作 

1.约束文件的概念 

FPGA设计中的约束文件有3类:用户设计文件(.UCF文件)、网表约束文件(.NCF文件)以及物理约束文件(.PCF文件),可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为:用户在设计输入阶段编写UCF文件,然后UCF文件和设计综合后生成NCF文件,最后再经过实现后生成PCF 文件。本节主要介绍UCF文件的使用方法。 

UCF文件是ASC 2码文件,描述了逻辑设计的约束,可以用文本编辑器和Xilinx约束文件编辑器进行编辑。NCF约束文件的语法和UCF文件相同,二者的区别在于: UCF文件由用户输入,NCF文件由综合工具自动生成,当二者发生冲突时,以UCF文件为准,这是因为UCF的优先级最高。PCF文件可以分为两个部分:一部分是映射产生的物理约束,另一部分是用户输入的约束,同样用户约束输入的优先级最高。一般情况下,用户约束都应在UCF文件中完成,不建议直接修改 NCF文件和PCF文件。 

2.创建约束文件 

约束文件的后缀是.ucf,所以一般也被称为UCF文件。创建约束文件有两种方法,一种是通过新建方式,另一种则是利用过程管理器来完成。 

第一种方法:新建一个源文件,在代码类型中选取“Implementation Constrains File”,在“File Name”中输入“one2two_ucf”。单击“Next”按键进入模块选择对话框,选择模块“one2two”,然后单击“Next”进入下一页,再单击“Finish”按键完成约束文件的创建。 

第二种方法:在工程管理区中,将“Source for”设置为“Synthesis/Implementation”“Constrains Editor”是一个专用的约束文件编辑器,双击过程管理区中“User Constrains”下的“Create Timing Constrains”就可以打开“Constrains Editor”,其界面如图所示: 



图 启动Constrains Editor引脚约束编辑

 
“Ports”选项卡中可以看到,所有的端口都已经罗列出来了,如果要修改端口和FPGA管脚的对应关系,只需要在每个端口的“Location”列中填入管脚的编号即可。例如在UCF文件中描述管脚分配的语法为:

        NET “端口名称” LOC = 引脚编号

需要注意的是,UCF文件是大小敏感的,端口名称必须和源代码中的名字一致,且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。 

3.编辑约束文件 

在工程管理区中,将“Source for”设置为“Synthesis/Implementation”,然后双击过程管理区中“User Constrains”下的“Edit Constraints (Text)”就可以打开约束文件编辑器,如下图所示,就会新建当前工程的约束文件。

 

图 用户约束管理窗口 


  UCF文件的语法说明 
1.语法 
        UCF文件的语法为: 
{NET|INST|PIN} "signal_name" Attribute; 
其中,“signal_name”是指所约束对象的名字,包含了对象所在层次的描述;“Attribute”为约束的具体描述;语句必须以分号结束。可以用“#”“/* */”添加注释。需要注意的是:UCF文件是大小写敏感的,信号名必须和设计中保持大小写一致,但约束的关键字可以是大写、小写甚至大小写混合。例如: 
NET "CLK" LOC = P30; 
“CLK”就是所约束信号名,LOC = P30;是约束具体的含义,将CLK信号分配到FPGAP30管脚上。 

对于所有的约束文件,使用与约束关键字或设计环境保留字相同的信号名会产生错误信息,除非将其用" "括起来,因此在输入约束文件时,最好用" "将所有的信号名括起来。 

2.通配符 
UCF文件中,通配符指的是“*”“?”“*”可以代表任何字符串以及空,“?”则代表一个字符。在编辑约束文件时,使用通配符可以快速选择一组信号,当然这些信号都要包含部分共有的字符串。例如: 
NET "*CLK?" FAST; 
将包含“CLK”字符并以一个字符结尾的所有信号,并提高了其速率。 
在位置约束中,可以在行号和列号中使用通配符。例如: 
INST "/CLK_logic/*" LOC = CLB_r*c7; 
CLK_logic层次中所有的实例放在第7列的CLB中。 

3.定义设计层次 
       UCF文件中,通过通配符*可以指定信号的设计层次。其语法规则为: 
遍历所有层次 
Level1/* 遍历level1及以下层次中的模块 
Level1/*/ 遍历level1种的模块,但不遍历更低层的模块 

4-5 根据图4-75所示的结构,使用通配符遍历表4-3所要求的各个模块。



图 层次模块示意图 

表 要求遍历的符号列表 

 

管脚和区域约束语法 

LOC约束是FPGA设计中最基本的布局约束和综合约束,能够定义基本设计单元在FPGA芯片中的位置,可实现绝对定位、范围定位以及区域定位。此外, LOC还能将一组基本单元约束在特定区域之中。LOC语句既可以书写在约束文件中,也可以直接添加到设计文件中。换句话说,ISE中的FPGA底层工具编辑器(FPGA Editor)、布局规划器(Floorplanner)和引脚和区域约束编辑器的主要功能都可以通过LOC语句完成。 

  • LOC语句语法

INST "instance_name " LOC = location; 

其中“location”可以是FPGA芯片中任一或多个合法位置。如果为多个定位,需要用逗号“,”隔开,如下所示: 
LOC = location1,location2,...,locationx; 

目前,还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是,多位置约束并不是将设计定位到所有的位置上,而是在布局布线过程中,布局器任意挑选其中的一个作为最终的布局位置。 

范围定位的语法为: 
INST “instance_name” LOC=location:location [SOFT]; 

常用的LOC定位语句如表4-4所列。

表 常用的LOC定位语句 

 

使用LOC完成端口定义时,其语法如下: 
NET "Top_Module_PORT" LOC = "Chip_Port"; 

其中,“Top_Module_PORT”为用户设计中顶层模块的信号端口,“Chip_Port”FPGA芯片的管脚名。 

LOC语句中是存在优先级的,当同时指定LOC端口和其端口连线时,对其连线约束的优先级是最高的。例如,在图4-76中,LOC=11的优先级高于LOC=38。 



图 LOC优先级示意图 

2LOC属性说明 

LOC语句通过加载不同的属性可以约束管脚位置、CLBSliceTBUF、块RAM、硬核乘法器、全局时钟、数字锁相环(DLL)以及DCM模块等资源,基本涵盖了FPGA芯片中所有类型的资源。由此可见,LOC语句功能十分强大,表4-5列出了LOC的常用属性。 

表 LOC语句常用属性列表 

 

转载于:https://www.cnblogs.com/584709796-qq-com/p/5149837.html

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