fpga实现dds和混频器

DDS产生不同频率的原理是如下，采样时钟频率经过相位累加器后才生的地址到ram中读取之前的波形文件，最后产生出去。公式如下 f = fclk * M /(2^n)。其中系统的时钟频率，f是将要产生的时钟频率，n是相位累加器的寄存器位数。有公式看出，当想要提高产生的频率时候，在不改变系统时钟的前提下可以提高相位累加器的位数，由8位扩展到32位，快要极大的提高改变时钟频率的分辨率。
混频器原理：就是时间域上信号的乘积，在频域就是频率的加减。只需要调用ip核即可。
代码如下:

在这里插入代码片
DDS模块：

module dds(
	input wire clk,
	input wire rst_n,
	output wire[15:0]mix_data//产生的混频信号
);
wire [7:0]addr,addr2;
reg [31:0]phase_sum_2k;
reg [31:0]phase_sum_6k;
wire [7:0]data,data2; //保存产生的2k和6k 的信号
//根据公式f = fclk *m /2^n  其中m是控制字f是目标频率，n是相位累加器的位宽
parameter FRQW = 32'd85899346;//产生1M的频率时钟
parameter FRQW_2k = 32'd171799;//产生2k的频率时钟
parameter FRQW_6k = 32'd515397;//产生6k的频率时钟
//dds公式 clk * n/2^8

always@(posedge clk or negedge rst_n)
if(!rst_n)
	phase_sum_2k <= 32'd0;
else	
	phase_sum_2k <= phase_sum_2k + FRQW_2k;
always@(posedge clk or negedge rst_n)
if(!rst_n)
	phase_sum_6k <= 32'd0;
else	
	phase_sum_6k <= phase_sum_6k + FRQW_6k;
assign addr  = phase_sum_2k[31:24];//取地址前8位
assign addr2 = phase_sum_6k[31:24];

//产生2k的频率
ram_8x256	ram_8x256_inst (
	.address ( addr ),
	.clock ( clk ),
	.data ( 0 ),
	.wren ( 0 ),
	.q ( data )
	);
ram_8x256	ram_8x256_inst2 (
	.address ( addr2 ),
	.clock ( clk ),
	.data ( 0 ),
	.wren ( 0 ),
	.q ( data2 )
	);
//混频器就是做乘法,应该是8位的这里ip核修改了但是为名字没有更改
mul16x16_l0	mul16x16_l0_inst (
	.dataa ( data ),
	.datab ( data2 ),
	.result ( mix_data )
	);

endmodule

testbench文件:
`timescale 1ns/1ns
module tb_dds();
reg clk;
reg rst_n;
wire [15:0]data;
initial begin
	clk = 0;
	rst_n = 1;
	#10
	rst_n = 0;
	#30
	rst_n = 1;
end
always #10 clk = ~clk;


dds dds_inst(
	.clk(clk),
	.rst_n(rst_n),
	.mix_data(data)
);
endmodule


modelsim仿真脚本文件：
quit -sim
.main clear

vlib work

vlog ./tb_dds.v
vlog ./../design/dds.v
vlog ./../quartus_prj/ipcore_dir/ram_8x256.v
vlog ./alter_lib/*.v
vlog ./../quartus_prj/ipcore_dir/mul16x16_l0.v
vsim -voptargs=+acc tb_dds

add wave tb_dds/dds_inst/*

run 100us