（**）Vivado常见错误及其修改

                             程序错误提示（Log）

（1）非法的递归实例化

》》》

被例化的模块名字 例化得到的子模块名字( );

（2）block design的连接问题：

--------------------接线不匹配

[BD 41-237] Bus Interface property TDATA_NUM_BYTES does not match between /v_axi4s_vid_out_0/video_in(3) and /axi_vdma_0/M_AXIS_MM2S(4)

查看不匹配的接线，其中打框的部分应该设置为 24位，与后者匹配

 

--------------- AXI互联错误  应该是下面说到的地址映射失败导致，这种情况就需要自己连接AXI interconnected （其他可以自动连接），然后分配地址

[BD 41-1273] Error running post_config_ip TCL procedure: can't read "assoc": no such variable

---------------地址映射失败

[BD 41-1356] Slave segment is not mapped into . Please use Address Editor to either map or exclude it.

在address editor界面右击失败的接口，选择 assign address（自动分配地址）

（3）PLL与MMCM

[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal design_1_i/clk_wiz_0/inst/clk_in1 on the design_1_i/clk_wiz_0/inst/plle2_adv_inst/CLKIN1 pin of design_1_i/clk_wiz_0/inst/plle2_adv_inst with COMPENSATION mode ZHOLD must be driven by a clock capable IO.

PLL 需要 PL 端的时钟约束(约束文件中需要写system clk)，如果输入选择 PS 端的时钟( zynq 的 FCLK)，需要选择MMCM

 

（4）SDK错误：隐式声明

implicit declaration of function

解决方法：1 在main函数前调出需要用的函数

2   在头文件中写下函数，在main代码中包含头文件