基于FPGA的DDS任意波形发生器设计

一、简介

      DDS技术最初是作为频率合成技术提出的，由于其易于控制 ，相位连续，输出频率稳定度高，分辨率高, 频率转换速度快等优点，现在被广泛应用于任意波形发生器(AWG)。基于DDS技术的任意波形发生器用高速存储器作为查找表，通过高速D/A转换器来合成出存储在存储器内的波形。所以它不仅能产生正弦、余弦、方波、三角波和锯齿波等常见波形，而且还可以利用各种编辑手段，产生传统函数发生器所不能产生的真正意义上的任意波形。

二、原理

    根据傅立叶变换定理可知，任何周期信号都可以分解为一系列正弦或余弦信号之和，不失一般性，以正弦信号的产生为例详细说明直接数字频率合成技术的原理。比如一个频率为f_c的正弦信号，其时域表达式为：

其相位表达式为：

从两式可以看出，正弦信号是关于相位的一个周期函数，下图更加直观的描述相位与幅度的关系，16个相位与16个幅度值相对应，即每一个相位值对应一个幅度值，比如1100对应的相位为3π/2,对应的幅度值为-1.

相位和幅值的一一对应关系就好比存储器中地址和存储内容的关系，如果把一个周期内每个相位对应的幅度值存入存储器当中，那么对于任意频率的正弦信号，在任意时刻，只要已知相位Φ(t)，也就知道地址，就可通过查表得到s(t)。下图是DDS的基本结构框图：

    相位累加器在每个时钟脉冲输入时，把频率控制字累加一次，相位累加器的输出数据就是信号的相位，用输出的数据作为波形存储器(ROM)的相位取样地址，这样就可以把存取在波形存储器内的波形抽样值经查找表查处，完成相位到幅值的转换。频率控制字相当于 Φ(t)中的2πf_c,相位控制字相当于Φ(t)中的θ_0。

    由于相位累加器字长的限制，相位累加器累加到一定值后，其输出将会溢出， 这样波形存储器的地址就会循环一次，即意味着输出波形循环一周。故改变频率控制 字即相位增量，就可以改变相位累加器的溢出时间，在时钟频率不变的条件下就 可以改变输出频率。改变查表寻址的时钟频率，同样也可以改变输出波形的频率。

    为了获得较高的频率分辨率，则只有增加相位累加器 的字长N，故一般N都取值较大。但是受存储器容量的限制，存储器地址线的 位数w不可能很大，一般都要小于N。这样存储器的地址线一般都只能接在相 位累加器输出的高w位，而相位累加器输出余下的(N-W)个低位则只能被舍 弃，这就是相位截断误差的来源。

    DDS模块的输出频率f _out 是系统工作频率f _c 、相位累加器位数N及频率控制字K满足如下关系

                                                                                               

频率分辨率，即频率的变化间隔

                                                                                             

三、实现代码

       利用matlab或者Guagle_wave工具生成波形文件，存入ROM。基于Quartus II平台，并且调用了ROM核。

1. module DDS (
2. sys_clk,
3. sys_rst_n,
4. freq_word,
5. phase_word,
6. wave_out
7. );
9. input sys_clk ; //系统工作时钟
10. input sys_rst_n ; //复位，低有效
11. input [31:0] freq_word ; //频率控制字，控制输出波形频率
12. input [11:0] phase_word ; //相位控制字，控制初始相位
14. output[9:0] wave_out ; //输出波形,位宽10bit
16. reg [31:0] freq_word_reg ;
17. reg [11:0] phase_word_reg ;
19. reg [31:0] phase_adder ; //相位累加器
20. reg [9:0] rom_address ; //存储深度2^10
22. always @(posedge sys_clk or negedge sys_rst_n) begin
23. if (sys_rst_n ==1'b0) begin
24. freq_word_reg <= 32'h0000;
25. end
26. else
27. freq_word_reg <= freq_word;
28. end
30. always @(posedge sys_clk or negedge sys_rst_n) begin
31. if (sys_rst_n ==1'b0) begin
32. phase_word_reg <= 12'h0000;
33. end
34. else
35. phase_word_reg <= phase_word;
36. end
38. always @(posedge sys_clk or negedge sys_rst_n) begin
39. if (sys_rst_n ==1'b0) begin
40. phase_adder <= 32'h0000;
41. end
42. else
43. phase_adder <= phase_adder + freq_word_reg; //对频率控制字进行累加
44. end
46. always @(posedge sys_clk or negedge sys_rst_n) begin
47. if (sys_rst_n ==1'b0) begin
48. rom_address <= 32'h0000;
49. end
50. else
51. rom_address <= phase_adder[31:20] + phase_word_reg;
52. end
54. sin_rom DDS_ROM_U0 (
55. .address (rom_address) ,
56. .clock (sys_clk) ,
57. .q (wave_out)
58. );
60. endmodule

测试文件代码

1. `timescale 1 ns/ 1 ns
2. module DDS_tb();
3. reg [31:0] freq_word ;
4. reg [11:0] phase_word ;
5. reg sys_clk ;
6. reg sys_rst_n ;
8. wire [9:0] wave_out ;
10. DDS i1 (
11. .freq_word(freq_word),
12. .phase_word(phase_word),
13. .sys_clk(sys_clk),
14. .sys_rst_n(sys_rst_n),
15. .wave_out(wave_out)
16. );
18. initial
19. begin
20. sys_clk = 0;
21. sys_rst_n = 0;
22. freq_word = 0;
23. phase_word = 0;
24. #2000;
25. sys_rst_n = 1;
26. freq_word = 32'd1024; //25M
27. phase_word = 32'd0; //相位0度
28. #200000000;
29. freq_word = 32'd2048; //50M
30. phase_word = 32'd512; //相位90度
31. #200000000;
32. $stop;
33. end
34. always sys_clk = #20 ~sys_clk; //系统时钟25M
35. endmodule

仿真波形如下：

           

改变ROM中的波形数据就可以输出相对应的波形。

参考资料： A Technical Tutorialon Digital Signal Synthesis

               无线通信FPGA设计

 

来自为知笔记(Wiz)

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