FPGA试题练习--------建立时间和保持时间试题分析

一、目标
目前课本和网上给的建立、保持时间分析总是给出模板公式，理解起来总觉得干涩、抽象，所以个人进行了一些总结，试图以更直观、易懂的方式进行分析。
二、理论
①建立时间：是指在触发器的时钟上升沿到来之前，数据稳定不变的时间。
②保持时间：是指在触发器的时钟上身沿到来之后，数据稳定不变的时间。
③建立松弛 = 数据所要求的建立时间 - 数据到达时间
④保持松弛 = 撒除数据的时间 - 数据所要求的保持时间
对于建立时间分析，常见的分析图如下所示。

分析建立时间设计到两个时钟上升沿，第一个时钟上升沿触发器1产生数据，第二个时钟上升沿获取上一个触发器产生的数据，即数据到达REG2–D和时钟到达REG2–CLK需要具备一定的时间差。因此，可以如下图所示分析，从图中可以很直观的得出建立松弛公式。

对于保持时间，主要考虑在REG2–D的数据撤除时间，如下图分析所示：

可见，当前时钟下的数据撤出时间即为下一个时钟下数据的到达时间，所以可以根据图中所表示的那样，得出下面公式
①建立时间松弛 = 时钟到达时间 - 建立时间 - 数据到达时间
数据到达时间 < 时钟到达时间 - 建立时间

②保持时间松弛 = 撤出数据的时间 - 数据所要求的保持时间

因此得出以下解题思路
①画出建立时间、保持时间示意图。
②标出数据到达时间
③求出建立时间松弛
④标出数据撤除时间
⑤求出保持时间松弛
最后为以下图

三、试题分析
试题一

按照上文所示方法进行画图分析如下



因此，可以直观看出


试题二


求系统最高频率，即当数据到达时间与数据所要求的建立时间相等时，为系统最高频率。
Tclk+2ns-2ns=2ns+6ns+2ns
即Tclk=10ns，最高频率为100MHz
试题三

对于触发器来说有如下图所示关系

当数据到达时间=数据所要求的建立时间时，便能推出系统的固有建立时间和保持时间。
如下图所示

此时，需要从触发器的D端倒推datain的输入时间，如下图所示

可以得出固有建立时间=0.9+1.2+2-1.2=2.9ns
固有保持时间 = 1.2+1.5-2.1=0.6ns
最小Tclk=1.2+1.8+1.2+2-1.2=5ns
最高频率=200MHz
四．总结
综上所述，可以看出①对建立时间来说，在T时刻进行发送数据，在T+Tclk时进行捕获T时刻的数据，产生的数据必须在下级触发器下个时钟沿之前的Tsetup更新完成，如下图所示

②对保持时间来说，前级触发器在当前时钟下产生的数据不能太快到达后级触发器，否则导致后级触发器保持时间不够。数据必须在前级触发器产生更新数据之前采集完，如下图。