VHDL仿真文件模版

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity tb_led is
--  Port ( );   --不用填
end tb_led;

architecture Behavioral of tb_led is

component key_led   --声明待测试模块
port(     
    sys_clk:in std_logic;
    sys_rst_n:in std_logic ;
    key: in std_logic_vector(1 downto 0);
    led: out std_logic_vector(1 downto 0)
    );
end component;

signal reset : std_logic := '0';
signal clk:std_logic:='1';
signal key:std_logic_vector(1 downto 0) :="11";
signal led:std_logic_vector(1 downto 0);

constant PERIOD : time := 2ps;  --时钟周期设置
begin

CLK <= not CLK after PERIOD/2;  --时钟
reset <= '1' after 5*PERIOD;   --复位

--设着key在5个周期后为“10” 
process
begin
wait for 5*PERIOD;  --延迟5个周期
key <= "10";
wait;               --结束   --如果没有wait，会一直循环执行“延迟和赋值语句”。
                    --wait后面不带参数，表示一直等待，即结束。
end process;

--例化待测试模块
key_led1:key_led
port map
(sys_clk => clk,
    sys_rst_n => reset,
    key => key,
    led => led
);

end Behavioral;