PCI-E接口简介

PCI-E 接口概述
PCI-E总线使用端到端的连接方式，在一条PCI-E链路的两端只能各连接一个设备，这两个设备互为是数据发送端和数据接收端。PCI-E总线除了总线链路外，还具有多个层次，发送端发送数据时将通过这些层次，而接收端接收数据时也使用这些层次，如图 17所示。
在PCI-E总线的物理链路的一个数据通路(Lane)中，由两组差分信号，共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接，该链路也被称为发送端的发送链路，也是接收端的接收链路；而发送端的RX部件与接收端的TX部件使用另一组差分信号连接，该链路也被称为发送端的接收链路，也是接收端的发送链路。一个PCI-E链路可以由多个数据通路(Lane)组成，目前PCI-E链路可以支持1、2、4、8、12、16和32个数据通路(Lane)，即×1、×2、×4、×8、×12、×16和×32宽度的PCI-E链路。每一个Lane上使用的总线频率与PCI-E使用的版本相关。第1个PCI-E总线规范为V1.0，之后依次为V1.0a，V1.1，V2.0和V3.0。不同的PCI-E总线规范所定义的总线频率和链路编码方式并不相同，具体见表 1所示。

图 17 PCIE总线的连接
表 1 PCIE发展历程

PCI-E总线支持多Lane传输，每一个Lane由一对TX差分线对和一对RX差分线对组成，以一个4Lane的PCI-E接口为例，它包括4对TX差分线对和4对RX差分线对共16根线。通过这种多Lane总线架构，PCI-E可以扩展到几乎无限的数据传输带宽。一个4Lane的PCI-E接口数据传输x1的PCI-E总线除了TX/RX数据线对，PCI-E接口还定义了一些辅助信号线，包括PERST#信号、REFCLK+和REFCLK-信号、WAKE#信号、SMCLK和SMDAT信号、PRSNT1#和PRSNT2#信号等，这些信号中，除了REFCLK+和REFCLK-信号，其它由于很少用到，这里不做过多介绍；参考时钟信号由CPU提供，时钟频率100MHz，频偏要求在±300ppm以内。
PCIE 接口设计


图 19 PCIE接口电路
PCI-E总线主要应用于两种情况：一是PCI-E网卡；二是用于DBDC机型中连接CPU和RF芯片，两种应用并没有太大区别。典型的PCIE接口电路如图 19所示，设计中注意以下几点：
1、 AC耦合电容要求靠近发送端放置，取值范围在75~200nF，一般取0.1uF。
2、 PCI-E 2.0中，差分线阻抗要求为：68~105R，一般按100R±10%设计；PCI-E 1.0接口在协议中没有要求，但一般设计为100R±10%。
3、 差分数据信号线尽量做到等长，长度差控制在10mil以内。尽量保证完整连线的参考平面，若有跨层，则在尽量靠近过孔的地方打上地孔，保证信号回流面积尽量小。
4、 对于100MHz的参考时钟，要求频偏小于300ppm。